Применение сумматоров

Сумматоры

ТЕОРЕТИЧЕСКАЯ ЧАСТЬ.

Сумматоры и АЛУ

отчет

по лабораторной работе №6

Выполнили: студент ИВТ-22 ________Иплаев А. Д. _________,

подпись дата

Проверил: к.т.н., доцент ________ Старыгин С.В. _________

подпись дата

Оценка _____________

Йошкар-Ола

2013 г.

Цель работы: знакомство с сумматорами и АЛУ.

Сумматоры предназначены для выполнения операций сложения и вычитания как двоичных, так и десятичных чисел, а также используются для построения различных решающих цифровых устройств.

Сумматор (двоичный) – комбинационная схема, выполняющая сложение двух двоичных чисел x и y.

Сложение разрядов осуществляется по единым правилам, т.е. в каждом i-том разряде осуществляется сложение – x_i и y_i и C_i-1 – перенос от сложения предыдущих разрядов. Результат сложения представлен суммой S_i и переносом С_i в старший i+1 разряд.

Сумматоры подразделяются на полусумматоры, имеющие два входа (отсутствует вход переноса), полные сумматоры, имеющие три входа.

Полусумматоры описываются следующими функциями:

^.

Полные сумматоры описываются выражениями следующего вида:

^,

.

Используя аксиомы алгебры логики, можно по-разному преобразовать приведенные выражения, исходя из базиса используемых ИМС.

Для указанных выражений наиболее удобны логические ИМС типа ЛР, которые оптимальным образом позволяют реализовать функции для S и С (рис. 65,а).

Рис. 65

После преобразования приведенных выражений можно получить:

; ^.

Исходя из этих выражений, схема полного сумматора примет вид, изображенный на рис. 65,б. В данной схеме удобно использовать ЛЭ ‘’Исключающее ИЛИ’’.

Схема полусумматора может быть реализована на двух логических элементах (рис. 66,а), а используя две схемы полусумматоров, можно реализовать полный сумматор (рис. 66,б). УГО сумматора представлено на рис. 66,в.

Рис. 66

В виде отдельных ИМС выпускаются одно-, двух- и четырехразрядные сумматоры. В качестве примера на рис. 67 приведены:

- ИМ 1 – одноразрядный сумматор (а) и его входной логический каскад (б);

- ИМ 2 – двухразрядный сумматор (в).

Рис. 67

ИМ5 – два одноразрядных сумматора, ИМ3 – 4-х разрядный сумматор (два ИМ2 – с последовательным формированием переноса).

В многоразрядных схемах сумматоры соединяются последовательно. Такие схемы называются сумматоры с последовательным переносом (рис. 68).

Рис. 68

Основным параметром параллельного сумматора с последовательным переносом является быстродействие – время формирования n-разрядного кода суммы. Т.к. перенос в сумматоре формируется последовательно при поразрядном сложении, то время формирования суммы будет определяться количеством разрядов сумматора. Для n-разрядного сумматора время сложения определяется t_s=n·t_зд.р., где t_зд.р. – время формирования суммы одного разряда.

Для увеличения быстродействия многоразрядных сумматоров необходимо уменьшить время распространения сигнала переноса от входа C₀ до входа C_n.

Для этой цели используются комбинационные схемы, которые называются схемами переноса или схемами ускоренного переноса (Carry Unit - устройство переноса). ИМС ИМ6 – представляет собой 4-разрядный сумматор со схемой ускоренного переноса (CRU). Функциональная схема ИМ6 представлена на рис. 69.

Рис. 69

Функциональная схема одного разряда сумматора представлена на рис. 70. Сигналы g_i и P_i используются в схеме CRU для ускоренного формирования переносов.

Рис. 70

При сложении двоичных чисел в обратных кодах возникает так называемый циклический перенос. Для устранения данного эффекта используется дополнительный код. Для преобразования обратного кода в дополнительный и наоборот используют схемы сумматоров с дополнительной логикой (рис. 71).ц

Рис. 71

Старший разряд входного числа х₇ является знаковым. На вход сумматора поступает прямой код числа Х. При положительном входном числе Х, когда х₇ = 0, a_i = 0 Е Х_i = Х_i и S_i = Х_i, т.е. код числа не меняется, т.к. число положительное. Если же х₇ = 1 (Х - отрицательное число), то a_i = 1 Е Х_i = Х_i, и сумматор выполняет вычисления:. В результате в младший перенос при отрицательном числе поступает 1 и на выходе формируется дополнительный код.

При использовании данной схемы для обратного преобразования необходимо выполнение условия [Х_П] Ј 2⁷ - 1 = 127; [Х_Д] №1.0000000, т.к. старший разряд х₇ является знаковым.

На рис. 72 представлена схема сумматора-вычитателя, который выполняет вычисления по выражению:, где X и Y – 7-разрядные числа (Х – положительное без знака, знаковый разряд числа Y y₇ определяет знак операции SUB).

Если SUB =1, то код числа Y преобразуется в дополнительный и выполняется операция 0.Х+1. +1 = [S_Д]; при SUB = 0 происходит сложение прямых кодов входных чисел Х иY - 0.X + 0.Y = [S_П]. S_Д - дополнительный код суммы, S_П - прямой код суммы.

Рис. 72

На рис.73 представлена схема накапливающего сумматора, которая используется при арифметическом накоплении (сложении) нескольких двоичных чисел, например, для вычисления среднего арифметического. Сумматор имеет один вход числа Х, а второй вход соединен с выходом сумматора, т.е. на него поступает результат предыдущего сложения. Такой сумматор для хранения промежуточных результатов имеет параллельный регистр, который перед началом накопления должен быть обнулен.

Рис. 73

В данной схеме происходит последовательное сложение входных чисел. Разрядность выходной суммы m будет определяться количеством накоплений k.

Дата добавления: 2014-01-15