Вопрос 11. Механизм пакетной передачи данных по системной магистрали

Для обслуживания некоторых внутренних запросов при работе с памятью микропроцессорной системы процессору может понадобиться последовательность циклов обмена, во время которых передаются данные, расположенные в смежной области адресного пространства. Такая ситуация может иметь место при выборке операндов, имеющих разрядность большую, чем разрядность шины данных (например, 32-разрядный процессор может обращаться к 64- или 128-разрядным операндам), или при заполнении строки кэш-памяти (например, строка кэша процессора Pentium III имеет длину 32 байта, следовательно, для ее пересылки требуется четыре 64-разрядных цикла магистрали). Во всех таких случаях, когда требуется больше одного цикла для передачи данных, микропроцессор может выполнять пакетные циклы. Во время пакетного цикла между МП и памятью передается более одного слова, причем эти слова занимают смежные адреса и направление передачи для всех слов одинаково (т.е. все слова читаются из памяти или записываются в память). Такой протокол обмена по магистрали называется режимом пакетной передачи (Burst Mode).

Выполнение стандартного цикла магистрали можно разбить на две фазы:

1) фаза адресации-идентификации, которая включает адресацию памяти и коммутацию направления передачи;

2) фаза выполнения операции, которая включает саму передачу данных и их фиксацию.

В стандартном цикле фаза 1 занимает такты T₁ и T₂, а фаза 2 – такты T₃ и T₄.

В ходе пакетных циклов очередное слово передается в каждой фазе, а не через фазу, как в обычных циклах обмена. При этом на передачу первого слова затрачивается две фазы, а далее данные передаются в каждой фазе. Такой протокол обмена возможен, если адрес и сигналы идентификации типа цикла выдавать только в первой фазе пакета, а в каждой из последующих фаз передавать данные, адрес для которых уже не передается по шине, а вычисляется из первого по правилам, известным и микропроцессору и памяти.

Пакетный цикл (рис. 15) начинается МП так же, как и обычный: в первой фазе на шине адреса устанавливается адрес первого слова пакета, а на шине управления – сигналы идентификации типа цикла (например, и . В следующей фазе передается первое слово данных, и, если оно не единственное, специальный управляющий сигнал , который указывает, что данный цикл пакетный. Далее МП продолжает цикл как пакетный, не вводя фазы адресации-идентификации, а сразу перейдет к передаче следующего слова данных. О завершении пакетного цикла микропроцессор сообщает памяти снятием сигнала .

На рис. 18 приведена временная диаграмма пакетного цикла чтения из памяти. Пакетный цикл включает передачу четырех слов. Из рис. 18 видно, что для передачи четырех слов с помощью пакетного цикла требуется 10 тактов, в то время как передача четырех слов с помощью обычных циклов занимает 4 цикла ´ 4 такта = 16 тактов.

Рис. 15

Дата добавления: 2014-01-13