Архитектура шин чип-сета группы 8230

Структурная схема системной платы РС i386DX

Системная плата PC-i386DX

Для углубленной диагностики неисправностей микро-ЭВМ, к которым относятся все ПЭВМ, следует хорошо представлять себе не только структуру, но и логику построения и работы всех узлов и блоков, входящих в вычислительную систему на базе ПЭВМ.

Системная плата типичного компьютера содержит основные, несменные компоненты, не участвующие в аппаратном реконфигурировании РС:

- центральный микропроцессор (CPU),

- математический сопроцессор (FPU),

- оперативную память (DRAM) и ее буфер – кэш-память,

- контроллер DRAM,

- ROM BIOS,

- контроллер прямого доступа в память (DMA),

- СБИС системной поддержки CPU (Chip Set),

- системную шину (SB), представленную слотами расширения,

- контроллеры системной шины, буферы, шинные формирователи,

- систему локальной шины для связи CPU с FPU, DRAM, ROM,

- полупостоянную память небольшого объема (CMOS-память) для хранения текущей аппаратной конфигурации РС.

Вышеназванные контроллеры, буферы и формирователи на системной плате современных компьютеров выполняются в виде наборов из нескольких СБИС. Каждый такой набор носит название чип-сета (Chip Set). Чип-сеты разных производителей могут содержать разное количество СБИС и различное содержание каждой из СБИС, но общий состав всех контроллеров, буферов и формирователей остается практически неизменным, хотя и достаточно жестко привязанным к конкретному типу микропроцессора.

Рассматриваемая здесь для примера структурная схема РС386 реализована набором чипов VLSI (Very Large Scall Integration), составляющим чип-сет группы 8230 и включает в себя наборы модулей:

82С206 – интегрированный периферийный контроллер,

82С301 – системный контроллер,

82С302 – контроллер оперативной памяти,

82А303, 82А304 – буферы старшей и младшей частей адресов,

82В305 – контроллеры шины данных,

82А306 – буфер управляющих сигналов.

Встречается много разных наборов (чип-сетов), например группы, 81310, 8281 и т. д., имеющих другой состав, но в целом выполняющих те же самые процедуры обменов.

Системная плата i386DX, структурная схема котоой приведена на рисунке 1.3,имеет следующие особенности:

1) применяется модернизированный ISA-интерфейс, включающий в себя дополнительный разъем для организации доступа в подсистему DRAM по 32-битовой шине данных;

2) управление обменом выполняется CPU i386 в режиме pipelined mode – конвейеризации адресов в 32-битовом формате;

3) аппаратно-программные средства обеспечивают доступ к DRAM в режиме Interleaving Organization – чередование банков памяти;

4) допускается страничный, по 2 Кбайт, режим (Page Mode) работы ОЗУ;

5) для повышения гибкости работы системы, в ряде контроллеров дополнительно программируются регистры конфигурации портов ввода-вывода;

6) ПЗУ базовой системы ввода-вывода ROM BIOS, объемом 64 Кбайт, включает в себя программу Extended CMOS SetUp или New SetUp, из которой и загружаются вышеуказанные порты регистров конфигурации, в результате чего, по желанию пользователя, могут быть изменены параметры теневой ОЗУ (Shadow RAM), отменена проверка паритета DRAM (Рarity Check DRAM), обеспечивается независимое программирование рабочей скорости CPU, DMA, системной шины, задержки в управлении памятью и устройствами ввода-вывода;

7) в составе клона IBM PC\AT, для периферийного оборудования может быть установлен менеджер режимов питания, позволяющий переводить модули обрамления в экономичный режим энергопотребления, если ВС находится в режиме простоя (Ti-Idle). Сам менеджер имеет автономную систему питания и организован на чипе i82347

┌─ ─ ─ ─ ─┐ Local Bus System Memory Bus IO Channel Bus
80387 D A MD MA SD SA
│ 80287 │ 32 │32│ ┌────────┐ 32 │32│ 16 │24│
WTL3167 \│ \│ ctrl │ ABF │ \│ \│ \│ \│
│ ┌─────┴──┐ │ │ ─────>│ │──────│─>│ │ │
FPU│ CPU │────│─>│<──────>│ 82A303 │<─────│──│─────────────────│─>│
└─ ─┤ │ │ │ │ 82A304 │<───┐ │ │ │ │
│ │<──>│ │ └────────┘ │ │ │ │ │
│ 80386 │ │ │ ┌────────┐ │ │ │ │ │
└────┬───┘ │ │ ctrl │ DBF │ │ │ │ │ │
│ │ │ ─────>│ │<────>│ │ RD[15/00] │ │
│ │<─│───────>│ 82A305 │<─────│──│─┬─>┌───────┐ │ │
┌────┴───┐ │ │ │ │ │ │ │ │ │I/O BUS│ │ │
│ │ │ │ └────────┘ │ │ │ │ │ │<──>│ │
│ SC │ │ │ ┌────────┐ │ │ │ │ │74S245 │ │ │
│ │ │ │ ctrl │ MC │ │ │ │ │ └───────┘ │ │
│ 82C301 │ │ │ <─────┤ │<──┐│ │ │ │ │ │
└───┬┬───┘ │ ├───────>│ 82A302 │<─────│─>│ │ ┌───────┐ │ │
││ │ │ │ │ ││ └──┤ ROM │<───│──┤
││ │ │ └───┬────┘ ││ │ BIOS │ │ │
\/ ┌───┴────┐ ││ └───────┘ │ │
CONTROL │ BFS │ ││ ┌───────┐ │ │
XD[07/00] └───┬────┘ ││ ┌─┤ AT │<───│─>│
XA[01/00] │ ││ │ │Add On │<──>│ │
│ ││ │ │Boards│ │ │
Peripheral ┌───┴────┐ ││ │ └─────┬─┘ │ │
Bus │ DRAM │ ││ └───────┘ │ │
XD XA └────────┘ ││ │ │
│<──│───────────────────────────┘│ │ │
│ │<───────────────────────────┘ │ │
8 │ │ 8(24) ┌───────┐ │ │
\│ │/ │I/O BUS│ │ │
│<──│───────────────────>│74S245 │<────────────────────>│ │
│ │ ┌────────┐ └───────┘
│<──│───────>│ IPC │
│<──│───────>│ 82C206 │
│ │ └────────┘ ┌────────┐
│<──│─────────────────────────────────>│ KBDC │
│ │<────────────────────────────────>│ 8042 │└────────┘

Рисунок 1.3. Структурная схема системной платы РС386.

На приведенной схеме использованы следующие обозначения:

CPU – центральный процессор,

FPU – математический сопроцессор,

SC – System Control - системный контроллер,

ABF – Addres Buffers – буферы адреса (303 – старшей, 304 – младшей) частей адреса,

DBF – Data Buffer – буфер данных,

МС – Memory Controller – контроллер ОЗУ,

BFS – Buffers – буферы памяти (КЭШ),

DRAM – ОЗУ,

I/O Bus – приемопередатчики шин,

ROM BIOS – системное ПЗУ,

АТ – адаптеры и контроллеры расширения системной шины,

IPC – Integrated Peripheral Controller – интегральный контроллер периферии,

KBDC – Keyboard Controller – контроллер клавиатуры.

Системная плата IBM PC386 с набором чип-сета 8230, изображенная на рисунке 1.3, имеет следующую систему шин:

1. 32-битовая локальная шина адреса Lokal Bus А[31/02] связывает:

- CPU 80386,

- FPU 80387 или WEITEK WTL3167, если имеется его розетка,

- буферы адреса 82A303 и 82A304,

- контроллер DRAM 82A302;

2. 24-битовая системная шина адреса IO Channel Bus SA[23/00] формируется буферами адреса 82A303, 82A304 и используется в подсистеме ввода-вывода для карт расширения УВВ;

3. 24-битовая шина расширения адреса Peripherial Bus XA[23/00] формируется буферами адреса 82A303, 82A304 и используется контроллером IPS 82C206 также для доступа к ROM BIOS, а часть адреса XA[01/00] – и для доступа к портам модулей системной поддержки;

4. 10-битовая шина адреса DRAM MA[09/00] – мультиплексируемая шина для передачи адреса из контроллера MC 82A302 в DRAM для доступа к ячейкам DRAM;

5. 32-битовая локальная шина данных Local Bus D[31/00] – двунаправленная шина с Z-состоянием, подключена к нагрузочным сопротивлениям 32х10 КОм и коммутирована к сопроцессору и буферам данных DBF 82A305.

Локальные шины A[31/02], D[31/00] и XA[01/00] могут быть организованы в подсистему расширения локальной шины VESA, для использования в системе скоростных 32-битовых УВВ, минуя арбитраж.

6. 16-битовая системная шина данных IO Channel Bus SD[15/00] формируется на буферах данных DBF 82A305 и двунаправленных шинных формирователях IO BUS типа 74S245.

7. Для доступа к ROM BIOS используется локальная шина RD[15/00], преобразование которой в шину IO Cannel Bus SD[15/00] производит второй шинный формирователь IO BUS 74S245. Системные шины доступны, если управляющая ПЛИС PAL16L8 (системный контроллер SC 82C301) декодировала одну из комбинаций управляющих сигналов, предназначенных для доступа к картам УВВ.

8. 32-битовая шина данных DRAM System Memory Bus MD[31/00] связывает DRAM и буфер данных DBF 82A305. Полная ширина линий MD[31/00] выведена и на специальный разъем расширения DRAM.

9. 8-битовая шина расширения данных Peripherial Bus XD[07/00] предназначена для доступа к информации периферийных портов обрамления УВВ, расположенных в контроллерах SC 82A301, MC 82A302, IPC 82C206. Для организации доступа к 8-битовым устройствам через 16-битовую магистраль IO Cannel Bus SD[15/00], используются два цикла обмена, в течение которых на Peripherial Bus XD[07/00], через буфер I/O BUS 74S245, посылается от/к УВВ по одному байту.

В слотах УВВ имеются разъемы для набора сигналов группы интерфейсов XT/AT-BUS.

Контрольные вопросы.

1. Что связывает локальная шина микропроцессора?

2. Какую разрядность имеют локальная и системная шины данных?

3. Какую разрядность имеет локальная адресная шина микропроцессора?

4. К какому объему адресного пространства может иметь прямой доступ CPU i386?

5. Сколько байт может быть передано одновременно по системной шине ISA?

6. Сколько байт информации может быть передано одновременно в/из DRAM?

7. В чем особенность адресной шины DRAM?

8. Сколько портов ввода-вывода можно адресовать через системную шину адреса?

Дата добавления: 2014-11-25