Триггеры с D -управлением

Наиболее часто в цифровых интегральных микросхемах, а также в импульсных устройствах применяют триггеры с единственным входом данных D (data), так называемые D-триггеры.

Одна из причин их появления была в том, что число выводов у корпусов микросхем ранних разработок не превышало 14, а стоимость многовыводного корпуса составляла значительную часть от стоимости готовой микросхемы. Для D-триггера требуется всего четыре внешних вывода: вход данных D, тактовый вход С, два выхода Q и (один из них может отсутствовать). Схема D-триггера (рис. 2.34, а) отличается от схемы RST-триггера (рис. 2.29, б) наличием инвертора DD1.1, добавленного между входами S и R. Теперь состояние неопределенности для входов R и S исключается, так как инвертор DD1.1 формирует на входе R сигнал .

Рис. 2.34 - Триггер со входом D

Согласно таблице логических состояний D-триггера (рис. 2.34, б) в некоторый момент времени t_n на вход D можно подать напряжения низкого или высокого уровня. Если в последующий момент t_n+1 придет положительный перепад тактового импульса, состояния на выходах Q_n+1 и будут соответствовать табл. 2.34, б.

На рис. 2.34, в показаны диаграммы записи в D-триггер напряжений высокого и низкого входных уровней и их считывание. Непременное условие правильной работы D-триггера — это наличие защитного интервала времени после прихода запускающего импульса U_D перед тактовым U_C (интервал времени t_n+1-t_n оговаривается справочными данными на D-триггер).

Рисунок 2.35 - Счетчик-делитель на 2: а - структурная схема; б - применение D-триггера для деления на 2

Если снабдить D-триггер цепью обратной связи, соединяющей выход со входом D, он станет работать как Т-триггер, т. е. делитель частоты в 2 раза (счетчик). Действительно, нетрудно видеть, что делитель на рис. 2.35, а по фазировке сигналов соответствует Т-триггерному, рассмотренному на рис. 2.30, а. На рис. 2.35, б показаны осциллограммы работы делителя на два частоты тактовой последовательности U_C.

а - из RS в Т; б - из D в Т; е — из JK в Т; г — Т-триггер со входом разрешения Е1; д - JK в D; е - RST в D; ж - RST в JK

Рисунок 2.36 - Схемы взаимного преобразования триггеров

Дата добавления: 2014-11-18