N-МОП элемент памяти

ТТЛ элемент памяти.

Электронное устройство предназначенное для хранения бита информации будем называть запоминающим элементом. Рассмотрим схему и работу запоминающего элемента ТТЛ. Схема приведена на рис. 76. ТТЛ элемент памяти представляет собой схему статического триггера собранного на транэисторах VT1 и VT2. Особенность схемы состоит в том, что использованы двухэмиттерные транзисторы. Электронное устройство предназначенное для хранения бита информации будем называть запоминающим элементом. ТТЛ элемент памяти представляет собой схему статического триггера собранного на транэисторах VT1 и VT2. Особенность схемы состоит в том, что использованы двухэмиттерные транзисторы.

На диаграмме приняты следующие обозначения: UA -- напряжение на адресном проводнике; Uраз -- напряжение на разрядной шине; Iрш0 -- ток в разрядной шине нулей. Показаны режимы: 0 - t1 -- хранение; t1 - t2 -- запись “1”; t2 - t3 -- чтение “1”; t3 -t4 -- запись “0”; t4 - t5 -- чтение “0”.

Для серий логических элементов, имеющих положительное напряжение питания, лучше всего использовать МОП транзисторы с индуцированным каналом типа “n”, так как у этих транзисторов напряжение питания и напряжение отсечки -- положительны. Схемотехнической основой построения ячейки является статический триггер, у которого в стоковых цепях транзисторов использованы n - канальные полевые транзисторы в режиме источников тока. Схема ячейки приведена на рис. 78.

Транзисторы VT1, VT2 -- n - канальные с изоляцией канала от затвора обратносмещённым p-n переходом в режиме источника тока используются в качестве стоковых нагрузок транзисторов VT3,VT4, которые образуют статический триггер. Транзисторы VT5,VT6, так называемые боковые транзисторы, предназначены для управления записью и считыванием информации в статическом триггере.

Дата добавления: 2014-12-24