Основы микропроцессорной техники 5 страница

Выходы ШФ имеют разную нагрузочную способность. Выходы B обеспечивают токи: , , выходы A: , . Поэтому шина A подключается к МП, а шина B – к системной шине.

Задержка распространения сигнала через открытые ШФ составляет 20 нс (интервал t₁ на рисунке 17, б).

ШФ широко представлены в различных сериях цифровых элементов. Например, микросхема ЭКР1554АП26 (схемотехника КМОП) представляет собой восьмиканальный двунаправленный приемопередатчик с раздельным управлением с Z-состоянием на выходах. Выходные токи , . Задержка распространения сигнала не более 6 нс при напряжении питания 4,5 В.

Буферные регистры

Буферные регистры (БР) также работают на шину, но, в отличие от ШФ, способны хранить данные. Благодаря этому они могут выполнять временную буферизацию данных, что составляет важнейшую функцию портов. Буферные элементы с Z-состоянием на выходах обеспечивают портом возможность отключения от шины под действием управляющих сигналов, а также необходимую нагрузочную способность. Через порты ввода данные от ВУ поступают в системную шину, а через порты вывода данные с системной шины передаются тому или иному ВУ. Порты ввода-вывода могут выполнять обе указанные операции.

В МПК серии КР580 имеются восьмиразрядные БР КР580ИР82 и КР580ИР83 (с инверсией на выходах) – аналоги зарубежных микросхем Intel 8282 и 8283 соответственно.

Рассмотрим БР КР580ИР82 (рисунок 18).

БР содержит восемь D-триггеров, на выходе которых включены буферные элементы с Z-состоянием. В зависимости от значения сигнала на входе STB (строб приема) схема работает в режиме ШФ или хранения.

Работа схемы в режиме ШФ происходит при сочетании сигналов STB = 1, . При этом данные передаются с входов DI₇…DI₀ на выходы DO₇…DO₀. По отрицательному перепаду сигнала STB (рисунок 18, б) происходит фиксация данных в триггеры регистра, и информация сохраняется там, пока сигнал STB = 0. В течение этого времени изменение данных на входах DI₇…DI₀ не влияет на состояние триггеров.

Сигнал разрешает работу буферных элементов, подключенных к выходам триггеров (рисунок 18, а), и тем самым передает содержимое регистра на выходы DO₇…DO₀. Высокий уровень сигнала переводит выходы буферных элементов в Z-состояние независимо от значений сигналов STB и DI_7…0.

Задержка распространения сигнала от входа к выходу (интервал t₁ на рисунке 18, б) при STB = 1 и составляет 30 нс. Выходные токи те же, что и для ШФ КР580ВА86.

Рисунок 18 – Буферный регистр КР580ИР82. Схема логическая (а) и временные диаграммы работы (б)

t₁ – задержка распространения сигналов от входов к выходам;

t₂ – задержка перехода выходов в Z-состояние;

t₃ – задержка перехода в активное состояние;

t₄ – интервал от изменения строба до изменения выхода схемы;

t₅ и t₆ – времена предустановки и выдержки входного сигнала относительно спада строба

б)

Окончание рисунка 18

Рассмотренный БР позволяет реализовать порт ввода или вывода. Во многих сериях цифровых элементов представлены многорежимные БР, позволяющие реализовать порты ввода-вывода. Например, микросхема ЭКР1554АП24 представляет собой восьмиканальный двунаправленный приемопередатчик с регистром с Z-состоянием на выходах. Эта микросхема обеспечивает выходные токи . Задержка распространения сигнала не более 10 нс при напряжении питания 4,5 В.

Параллельные периферийные адаптеры (ППА)

ШФ и БР осуществляют лишь непосредственную или буферизованную во времени передачу данных между МП и системной шиной данных. Более сложные операции выполняются ППА. Программируемость ППА обеспечивает им широкую область применения вследствие изменяемости процедур обмена с помощью команд программы без изменений в схеме.

В схемах обмена параллельными данными, как правило, используется базовая структура параллельного адаптера КР580ВВ55А (аналог зарубежной микросхемы Intel 8255A). ППА обеспечивает двунаправленный обмен с квитированием (с подтверждением готовности к обмену) или без него при программном обмене или обмене по прерываниям. С помощью ППА ВУ, работающие с параллельными кодами, связываются с системной шиной данных МПС.

Рассмотрим структурную схему ППА КР580ВВ55А (рисунок 19).

ППА имеет три двунаправленных восьмиразрядных порта PA, PB и PC, причем порт PC разделен на два четырехразрядных канала: старший PC_H и младший PC_L. Обмен данными между каналами A, B и C и системной шиной данных МПС производится через буфер данных BD в соответствии с сигналами управления.

Блок управления чтением/записью (рисунок 19) получает стробы чтения и записи (это управляющие сигналы и стандартного интерфейса), сигнал сброса RESET, сигнал выбора адаптера , получаемый декодированием старших разрядов его адреса (A₇…A₂), и два младших разряда адреса A₁ и A₀ для адресации внутренних регистров ППА. Внутренних адресуемых объектов пять: три порта (A, B и C), регистр управляющего слова (РУС) и команда установки/сброса битов порта C BSR (Bit Set/Reset). Адресация и направление передач информации определяются согласно таблице 11.

Таблица 11 – Адресация внутренних регистров ППА и направление передач

информации

A1	A0				Операция
					Порт A → Системная ШД
					Порт B → Системная ШД
					Порт C → Системная ШД
					Запрещенная комбинация
					Системная ШД → Порт A
					Системная ШД → Порт B
					Системная ШД → Порт C
					Системная ШД → РУС при D7 = 1
					Системная ШД → BSR при D7 = 0
X	X				Шины отключены (Z-состояние)
X	X	X	X		Шины отключены (Z-состояние)
Примечание – Знак «X» означает произвольный уровень сигнала (0 или 1)

Рисунок 19 – Параллельный периферийный адаптер. Схема электрическая структурная

Как видно из таблицы 11, адрес А₁А₀ = 11 соответствует передаче управляющих слов (УС) в РУС (УС1) или команды BSR (УС2), причем по этому адресу допускается только запись. Передача двух разных УС при одном и том же адресе возможна только потому, что признаком того или иного УС служит значение старшего бита передаваемого слова D₇. Таким образом, этот бит выполняет дополнительную адресацию УС.

Работа адаптера начинается после загрузки с системной ШД в РУС управляющего слова УС1, задающего портам адаптера один из трех возможных режимов работы и направленность порта (ввод или вывод).

Возможны три режима работы портов: 0, 1 и 2, причем порт A может работать в любом из трех режимов, порт B только в двух (0 или 1), а режим порта C зависит от режимов портов A и B.

Порт C имеет особенности: в отличие от портов A и B, которые оперируют со словами в целом, разряды порта C могут программироваться и использоваться поодиночке. В частности, любой из восьми разрядов порта C может быть установлен или сброшен программным способом. Это нужно для передачи сигналов квитирования при обмене через порты A и B в режимах 1 и 2. При работе порта в режиме 1 для него под сигналы управления требуются три линии порта C, в режиме 2 – пять линий.

Режимы работы портов:

- режим 0 – однонаправленный ввод-вывод без квитирования, в этом режиме могут работать порты A и B, а также свободные (не занятые передачей служебных сигналов для портов A и B) линии порта C;

- режим 1 – однонаправленный ввод-вывод с квитированием;

- режим 2 – двунаправленный ввод/вывод с квитированием.

Квитирование позволяет вести асинхронный обмен с учетом готовности абонента к передаче.

Рассмотрим формат управляющего слова УС1 (рисунок 20).

Рисунок 20 – Формат управляющего слова УС1 ППА

При записи нового УС1 используется вывод в режиме 0, при этом регистры портов сбрасываются.

При вводе информация на системную ШД поступает при выполнении МП команды ввода INport, при выводе – при выполнении команды вывода OUTport.

Во втором байте команд ввода INport и вывода OUTport указывается адрес порта.

Пример – Составим программу ввода данных из порта A и вывода в порты B и C.

Программирование ППА	MVI A, 90 H	; загрузка УС1 в регистр А МП (90 H – код УС1)
OUT 83 H	; загрузка УС1 в РУС ППА (83 H – адрес РУС)
Ввод-вывод данных	IN 80 H	; ввод данных из порта A (80 H – адрес порта A)
OUT 81 H	; вывод данных из порта B (81 H – адрес порта B)
OUT 82 H	; вывод данных из порта C (82 H – адрес порта C)

При поступлении из шины управления МПС сигнала RESET все канальные регистры сбрасываются в нулевое состояние, а в РУС записывается управляющее слово УС1, при котором все порты устанавливаются на ввод в режиме 0 (буферы всех каналов устанавливаются в Z-состояние).

Управляющее слово УС2 (рисунок 21) задает значение 0 или 1 одному из разрядов порта C. Для приведения в определенное состояние нескольких разрядов порта C нужно последовательно подать в адаптер соответствующее число УС2.

Рисунок 21 – Формат управляющего слова УС2 ППА

Например, для установки разрядов D₀ и D₂ порта C в единичное состояние необходимо выполнить следующую последовательность команд:

MVI A, 01 H	; загрузка УС 2 в регистр A МП (01 H – код УС2)
OUT 83 H	; загрузка команды BSR (83 H – адрес команды)
MVI A, 05 H	; загрузка УС 2 в регистр A МП (05 H – код УС2)
OUT 83 H	; загрузка команды BSR (83 H – адрес команды)

В режимах 0 и 1 изменение направления передачи (ввод или вывод) требует загрузки в РУС ППА нового УС1, а в режиме 2 для этого достаточно изменить уровни сигналов на входах чтения и записи ППА. Таким образом, обеспечивается возможность быстрого переключения направления передачи информации.

Более подробно ППА рассмотрен в [4].

ЛИТЕРАТУРА

1 Калабеков, Б. А. Цифровые устройства и микропроцессорные системы: учеб. для техникумов связи / Б. А. Калабеков. – М.: Горячая линия. – Телеком, 2002. – 336 с.

2 Микропроцессоры: учеб. для техн. вузов. В 3 кн. / Н. В. Воробьев [и др.]; под общ. ред. Л. Н. Преснухина. – Мн.: Высшая школа, 1987. – Кн. 3: Средства отладки. Лабораторный практикум и задачник. – 287 с.

3 Мышляева, И. М. Цифровая схемотехника: учеб. для сред. проф. образования / И. М. Мышляева. – М.: Издательский центр «Академия», 2005. – 400 с.

4 Угрюмов, Е. П. Цифровая схемотехника: учеб. пособие для вузов. – 2-е изд., перераб. и доп. / Е. П. Угрюмов. – Спб.: БХВ-Петербург, 2005. – 800 с.

СОДЕРЖАНИЕ

ВВЕДЕНИЕ. 3

ОБЩИЕ СВЕДЕНИЯ О МИКРОПРОЦЕССОРАХ.. 3

Общие сведения о микропроцессорах, основные определения и классификация 3

Общая структурная схема микропроцессора. 7

Два подхода в построении УУ микропроцессора. 8

Структурная схема МП со схемной логикой управления. 9

Принцип микропрограммного управления. Структурная схема МП на основе программируемой логики управления. 10

Типовая структурная схема МПС с мультиплексируемой шиной адресов и данных 13

Управление памятью и внешними устройствами. 16

МИКРОПРОЦЕССОР К1821ВМ85А.. 18

Структура микропроцессора К1821ВМ85А.. 18

Блок регистров МП К1821ВМ85А.. 20

Блок управления МП К1821ВМ85А.. 21

Синхронизация и последовательность действий МП К1821ВМ85А.. 25

Система прерываний. 27

Последовательный ввод-вывод. 30

Система команд МП К1821ВМ85А.. 32

Пример выполнения программы.. 40

ПРОГРАММИРОВАНИЕ МИКРОПРОЦЕССОРОВ.. 40

Приемы программирования микропроцессоров. 40

Язык Ассемблера. 42

Программирование последовательных участков алгоритма. 42

Программирование циклических вычислительных процессов. 44

Составление программ, содержащих подпрограммы.. 46

ИНТЕРФЕЙСНЫЕ БИС/СБИС.. 48

Общие сведения об интерфейсных схемах. 48

Шинные формирователи. 48

Буферные регистры.. 51

Параллельные периферийные адаптеры.. 54

ЛИТЕРАТУРА.. 59

Дата добавления: 2015-03-29