Наращивание разрядности дешифраторов

Трёхвходовый двоичный одноединичный дешифратор

Бинарный двоичный одноединичный дешифратор

Одноединичные дешифраторы

Таблица истинности двухвходового двоичного дешифратора с 4-мя выходами () приведена в таблице:

x0
x1					Активный выход	Условный номер функции
F0					F0	F2,1
F1					F1	F2,2
F2					F2	F2,4
F3					F3	F2,8

В таблице показаны схема полного трёхвходового двоичного дешифратора, реализованного на логических элементах "И" (AND) и его таблица истинности.

Дешифратор с тремя входами адреса и входом разрешения на 8 выходов (2^3)

Логическая схема

Адрес

Разрешение

Состояние выходов

A2

A1

A0

E

D7

D6

D5

D4

D3

D2

D1

D0

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

x

Дешифратор, реализованный на логических элементах "И" (AND).

Активное состояние выходов - лог. 1, неактивное - лог. 0 х - неактивное состояние всех выходов, для приведённой слева схемы - лог. 0.

Из логических микросхем, являющихся дешифраторами со входами разрешения можно строить дешифраторы на большее число входов и выходов. Например, из двух полных трёхвходовых дешифраторов можно построить полный дешифратор на 4 входа и 16 выходов. При этом 4 младших бита входного слова подаются на оба дешифратора, а на вход разрешения одного из них 4-й бит слова, на вход разрешения второго дешифратора логически инвертированный (NOT) 4-й бит слова.

Дата добавления: 2015-04-29