Процессоры VLIW

Суперскалярные процессоры.

Основн.особенности: наличие модуля, который определяет какие команды м\б исполнены параллельно и группирует их для совместного исполнения.

LSI 40xZ(16 разрядный)

ПП-память программ, ПД- память данных. Модуль команд кроме КЭШа собержит узел предвыборки команд. Модуль данных так же содержит узел переработки данных, кроме того он поддерживает организацию 2х циклических буферов. В вычислительном модуле 2 АЛУ могут быть объединены в один модуль для выполнения операций над 32 разрядными операциями. Узлы МАС способны выполнить две операции умножения 16х16 с накоплением или одну операцию умножения 32х32 с накоплением 40 разр. результата.. В процессоре 5ти стадийный конвеер:1) выборка декодирования 2) группировка.3)чтение 4)выполнение 5) запись. конвейер может простаивать если требуются дополнительные

такты для заполнения КЭШа команд или данных

VLIW –– это процессоры с очень длинным командным словом.

1.Они являются вторым этапом после RISC-процессоров ––им присущен процесс перенесения сложности с процессора в компелятор. VLIW-процессоры используют набор команд удобный для параллельного конвеерного исполнения. Эти команды можно называть пакетами risc подобных команд. Группировка в пакеты осуществляется не модулем процессора, а компелятором или программистом.

2.Компелятор на этапе трансляции получает больше сведений о зависимостях команд, чем суперскалярный процессор “на ходу”. Это позволяет эффективнее распараллеливать выполнение программ.

“+” упростить модули процессора; Увеличить число одновременно выполняемых команд

“–” разработка таких компиляторов очень сложная задача.

VLIW TMS320C6x (TI) в 1996 г.

L,D,M,S – 8 исполнительных модулей разбиты на две группы. Модули в качестве операндов и получателей используют регистры.

1) L –– 32/40 разрядные арифм. операции;

32 разрядные логические;

операции нормализации(для чисел с плавающей точкой).

2) S –– 32 разрядные арифмет. Операции

32/40 разрядные операции сдвига с отдельн. Битами

32 разр. логические

генерация константы.

3) M –– умножение с плавающей точкой

умножение с фиксированной точкой

4) D –– генерация адресов данных для линейных и циклических буферов

Ассемблер данного процессора позволяет выполнять один из 3 ур-ей абстракции: 1)с указанием номера и названия модуля М1 или М2; 2)указывается только тип модуля например М; 3)Линейный ассамблер (параллельно выполняемые команды, использованные регистры, используемые функциональные модули).

Motorola/Freescale (ядро Star Core Lucent)

4 блока АЛУ данных. 2 устройства генерации адреса. Модули могут одновременно выполнять до шести различных простых команд типа RISC.

Дата добавления: 2015-07-02