Организация ИМС динамической памяти

УГО ИМС динамической памяти К565РУ7 и назначение её выводов приведены на рисунке 5.2.3. Эта ИМС представляет собой синхронное оперативное ЗУ с произволь-ной выборкой, ёмкостью 256Кбит и организацией 256Кбит×1 разряд. ИМС построена на основе nМОП-структур, потребляет в режиме обращения мощность 360 мВт при напряжении питания 5 В и имеет выход с тремя состояниями.

Рисунок 5.2.4 – ИМС К565РУ7: условное графическое обозначение

и назначение выводов

В состав микросхемы (см. рисунок 5.2.5) входят: накопитель из однотранзисторных запоминающих элементов 512 строк×512 столбцов; усилители считывания, дешифраторы строк и столбцов; устройства ввода и вывода данных; регистр адреса; генераторы тактовых сигналов и сигналов записи; счётчик адреса строк.

Рисунок 5.2.5 – Структурная схема микросхемы К565РУ7

В ДОЗУ количество входов адреса уменьшают два раза по сравнению с количест-вом разрядов адреса, применяя мультиплексирование. При этом полный адрес делится на два полуадреса, один из которых – адрес строки, а другой – адрес столбца матрицы запоминающих элементов.

Полуадреса подаются на одни и те же выводы ИМС поочерёдно. Адрес строки подаётся при действии строба RAS = 0 (Row Address Strobe), а адрес столбца – при действии строба CAS = 0 (Column Address Strobe).

Сокращение числа внешних выводов ИМС уменьшает суммарную ёмкость запо-минающих элементов и стоимость ИМС. Кроме того, во многих ИМС при регенера-ции адрес столбца не требуется. Поэтому мультиплексирование упрощает использо-вание ИМС динамической памяти.

5.2.4 Увеличение ёмкости ОЗУ

Одна ИМС обычно не обеспечивает требования по ёмкости и разрядности ОЗУ. По-этому ИМС памяти совместно с регистрами, дешифраторами, устройствами управле-ния объединяют в модули ОЗУ.

Наращивают разрядность субмодулей СОЗУ, объединяя одноимённые адресные и управляющие входы, как это показано на рисунке 5.2.6, а. Данные по входам DI _n-1- DI₀ и выходам DО _n-1- DО₀ записывают и считывают всеми разрядами одновременно

при наличии на входах выбора микросхемы CS сигнала логического нуля. При нали-чии на входах CS сигнала логической единицы субмодуль СОЗУ находится в режиме хранения и не реагирует на адресные и управляющие сигналы.

Для наращивания числа хранимых слов ИМС объединяют в субмодуль, соединяя одноимённые выводы ИМС за исключением выводов выбора микросхемы CS (см. рисунок 5.2.6, б). Эти выводы подключаются к выходам дешифратора кода адреса, на входы которого подают старшие разряды кода адреса.

Рисунок 5.2.6 – Увеличение ёмкости ОЗУ: а) увеличением разрядности;

б) увеличением разрядности шины адреса

При использовании ИМС ДОЗУ (см. рисунок 5.2.5) разрядность субмодулей увели-чивают так же, как и СОЗУ, объединяя дополнительно выводы RAS и CAS. Для наращивания числа хранимых слов потребуется два дешифратора для формирования сигналов выбора микросхем CS. Эти сигналы должны подаваться на входы CS микросхем через двухвходовые схемы логического умножения, на вторые входы которых подаются сигналы RAS и CAS.

Дата добавления: 2015-06-27