Bedo DRAM

EDO DRAM

FPM DRAM

Технологии оперативной памяти

Современные технологии оперативной памяти (табл. 6.2) в основном используют два схемотехнических решения для повышения быстродействия DRAM:

• включение в микросхемы динамической памяти некоторого количества статической памяти;
• синхронная работа памяти и ЦП, т.е. использование внутренней конвейерной архитектуры и чередование адресов.

Таблица 6.2. Современные технологии оперативной памяти
CDRAM (Cache DRAM)	Добавление SRAM (8, 16 Кб)
EDRAM (Enhanced DRAM)
SDRAM (Synchronous DRAM)	3-х ступенчатый конвейер, 2 банка памяти с доступом типа "пинг-понг"
RDRAM (Rambus DRAM)	Функционирует по протоколу расщепления транзакций
EDO (Extended Data Out) DRAM	Добавлен набор регистров-защелок
BEDO DRAM (Burst EDO DRAM)
DDR400SDRAM	Double Data Rate - данные передаются по переднему и заднему фронтам импульса

Данная технология широко использовалась в системах на основе Intel-386 и Intel-486. С появлением МП Pentium была вытеснена EDO DRAM. Ее эффективность обусловлена конвейерной организацией МП. Контроллер памяти позволял выставлять на шину адрес только один раз при чтении пакета из 4 байт, при этом сигнал RAS# удерживается на низком уровне. Типичное время доступа при частоте системной шины 66 МГц - 60 нс (35 нс - внутри строки), что соответствует режиму 5-3-3-3 (5 циклов шины на чтение первого байта строки и по 3 цикла шины при чтении последующих байт).

По сравнению с FPM DRAM, в микросхемах памяти данной технологии для каждого банка добавлен регистр-защелка, в котором сохраняются выходные данные. Считывание из него производится внешними схемами вплоть до спада следующего импульса CAS#. Время доступа внутри страницы снижается до 25 нс, повышая производительность на 40%, что соответствует режиму чтения 5-2-2-2. Установка регистра-защелки практически не увеличивает стоимость микросхемы, однако ее применение дает эффект, соизмеримый с установкой внешнего асинхронного кэша.

Данная технология является развитием конвейерной архитектуры. В структуру памяти, кроме регистра-защелки, был внедрен счетчик адреса колонок для пакетного цикла, что позволяет выставлять адрес колонки только в его начале, а в последующих передачах лишь запрашивать очередные данные. В результате удлинения конвейера выходные данные как бы отстают на один сигнал CAS#, зато следующие появляются без тактов ожидания. При этом стартовый адрес следующего пакета пересылается вместе с последним CAS#-сигналом предыдущего. Если чипсет способен генерировать обращения к памяти в режиме смежных циклов, то можно достичь выигрыша в производительности, соответствующего режиму чтения 5-1-1-1.

Дата добавления: 2014-01-06