Студопедия

КАТЕГОРИИ:


Архитектура-(3434)Астрономия-(809)Биология-(7483)Биотехнологии-(1457)Военное дело-(14632)Высокие технологии-(1363)География-(913)Геология-(1438)Государство-(451)Демография-(1065)Дом-(47672)Журналистика и СМИ-(912)Изобретательство-(14524)Иностранные языки-(4268)Информатика-(17799)Искусство-(1338)История-(13644)Компьютеры-(11121)Косметика-(55)Кулинария-(373)Культура-(8427)Лингвистика-(374)Литература-(1642)Маркетинг-(23702)Математика-(16968)Машиностроение-(1700)Медицина-(12668)Менеджмент-(24684)Механика-(15423)Науковедение-(506)Образование-(11852)Охрана труда-(3308)Педагогика-(5571)Полиграфия-(1312)Политика-(7869)Право-(5454)Приборостроение-(1369)Программирование-(2801)Производство-(97182)Промышленность-(8706)Психология-(18388)Религия-(3217)Связь-(10668)Сельское хозяйство-(299)Социология-(6455)Спорт-(42831)Строительство-(4793)Торговля-(5050)Транспорт-(2929)Туризм-(1568)Физика-(3942)Философия-(17015)Финансы-(26596)Химия-(22929)Экология-(12095)Экономика-(9961)Электроника-(8441)Электротехника-(4623)Энергетика-(12629)Юриспруденция-(1492)Ядерная техника-(1748)

Организация и функционирование микросхем памяти




20.2.1

FPM – Fast Page Memory – быстрый постраничный режим. С целью сокращения времени ожидания память DRAM разбивают на страницы, благодаря этому обеспечивается более быстрый доступ к данным в пределах строки. Длина строки от 512 байт до нескольких кб. Специальная схема поиска страниц позволяет при обращении к ней кеш-памяти в пределах страницы уменьшить состояние ожидания. В дополнение к этому был разработан так называемый пакетный burst режим доступа. Сущность этого режима сводится к следующему. Обычно в большинстве случаев доступ к данным является последовательным, поэтому после установки строки и 1го столбца адреса в пакетном режиме можно обращаться к 3м адресам столбца без дополнительного состояния ожидания. Схема синхронизации в пакетном режиме для стандартных DRAM с временем доступа 60 нс 5-3-3-3, где цифры означают циклы. 1 операция доступа к данным – 5 циклов на системной шине, 2 последовательных операции по 3 цикла.

Без пакетного режима и разбивки на страницы - схема 5-5-5-5. Память поддерживает постраничный или пакетный режим.

Иногда для получения быстродействия FPM применяют разбиение ОП на 2 банка и при обращении к одному из банков в другом выбирается строка и столбец, поэтому цикл ожидания уменьшается.

20.2.2 Дальнейшим шагом получения быстродействия микросхем памяти в процессорах Pentium было использовано EDO – Extended Data Out. Это усовершенствованный вариант FPM. В специальных микросхемах памяти учитывается перекрытие синхронизации между очередными операциями доступа. Последний цикл совмещается с предыдущим и это позволяет в пакетном режиме добиться схемы 5-2-2-2.

 

20.2.3 SDRAM – Synchronus DRAM. Это новый тип памяти, однако так как она является динамической то ее начальное время ожидания такое же как в FPM и EDO. Но общее время цикла намного короче. Схема синхронизации пакетного доступа 5-1-1-1. Эта память работает на высоких частотах 5Мгц и выше. Начиная с SDRAM быстродействие микросхем оценивают в Мгц а не в нс.

 

20.2.4 RDRAM – относится к новому типу микросхем памяти. Rambus DRAM.

Данный тип использовался с 1999 года. Быстродействие этой памяти сравнимо с быстродействием процессора. Обычные типы памяти имеют разрядность данных равную разрядности шин процессора – 64бит = 8 байт что соответствует максимальному быстродействию на частоте 100 Мгц. – 800 Мб/сек.

Используют также низковольтные сигналы что существенно снижает потребляемую мощность. Логические «0» - 1В. «1» - 1.8В.

Как и в модулях SDRAM. В модулях RDRAM устанавливаются специальные ПЗУ, которые содержат информацию о размере и типе модуля. Каждый модуль может комплектоваться 4,8,16 RDRAM-микросхем.

SDRAM модули – DIMM

RIMM - Rambus Inline Memory Modules.

Соответственно имеют различное число контактов, в частности модуль RIMM – 184 позолоченных контактов (по 92 на стороне). Работой микросхем управляет специальный контроллер SDRAM, частота синхронизации 400 Мгц.

При разработке микросхем памяти существует 2 взаимосвязанные проблемы:

- увеличение объема памяти

-минимизация количества выводов в микросхеме

Эти противоречия решаются 2мя путями:

1. Размещение запоминающих устройств в виде матрицы

2. Мултиплексирование неиспользуемых линий шины адреса для строк и столбцов.

21.1 Организация динамическим микросхем

21.2 Составные элементы ОЗУ.

22.3 Принцип адресации микросхем памяти 32 двух разрядными процессами.

21.1 Упрощенная структурная схема памяти рис. 21.1

 

Матрица запоминающих элементов 512х512 содержит 262 144 ячекипамти (256 Кбит)

В микросхемах памяти запоминающие элементы сгрупированы в матрицу(в данной схеме 512х512). Схема управления состоит из 2х ГТИ (ГТИ1 и ГТИ2), которые запускают в работу сигналы RASи CAS.Для выбора любой из 252 ^144 ячеек памяти требуется 18р. Код – 256кбит. В данной схеме адр. Код подается на 24 разр. адресный регистр в мультиплексном режиме.

Сначала 9 младших разр. с шины адреса, которая используется для выбора нужной строки, под. Адрес строки поступает на ДШ строки по адресному сигналу RAS и запоминается в ДШ строк затем на те же адресные входа А0-А8

Поступают 9 старших разрядов кодов, которые соответствуют адресу столбца,

Запоминается в ДШ столбцов по разр. Сигналу CAS.

К моменту приема адреса столбца на выходе ДШ строк фиксируется вст. строка. Фиксация сохраняется на время действия сигнала RAS.

Устройства вводавывода информации служат для приема вх. информации и вывода считываемой информации. Они так же реализуют задачу сопряжения с внешними устройствами. При записи информации она поступает в устройство ввода информации и запоминается там по разреш. сигналу CAS, пост. В ГТИ и генератора записи - RW. При активном сигнале RAS.

Применение мультиплексирования позволяет при сохранении высокого быстродействия получать максимально высокую информационную плотность и разместить данную микросхему в стандартном 86и выводном корпусе.

Т. 21.1

Емкость Размер матрицы Кол-во адр. вх. Упр. вход. Инф. вх. питание Кол-во выводов
16к 128х128   3шт. 2шт. 2вх.  
64к 256х256   W Dout +5В  
256к 512х512   RAS Din земля  
1024х1024   CAS WR    
2048х2048          
16м 4096х4096          
64м 8192х8192          

 

Режимы работы микросхем памяти

Поясним в табл. 21.2. Микросхема памяти раб. В 3х режимах: запись, чтение, регенерация.

Т.21.2

Вход Выход Режимы работы
RAS CAS WR Din Dout
    V V Rвх->∞ Схема не выбрана
  Ø V V Rвх->∞ Схема не выбрана
Ø   V V Rвх->∞ Регенерация
Ø Ø Ø Ø v1 Rвх->∞ Запись
Ø Ø   V Øv1 Считывание

В режиме регенерации осуществляется псевдочтение без выхода на шину данных.

Т.О. запоминающее устройство может работать в зх режимах:

-считывание

-запись

-регенерация

В режиме считывания после срабатывания дешифратора столбцов одновременно вывод. 4 числа на усилитель считывания записи, выбирается 1 из усилителей по адр. вход. и данные -> выход. буфер.

При записи данные поступают на вход ДIи по разрешающим сигналам CASи WR информация поступает усилитель считывания записи. Требуемый усилитель выбир. по комбинациям А3-А6 – адр. входов усилителей и через столбцовые ключи записывается в выбранный элемент памяти.

21.2 Для управления банками памяти используют следующие элементы ОЗУ:

-мультиплексор адреса

-ЛУ памятью

-буфер данных

-логика контроля паритета

 

Рис. 21.2


Банк памяти – ПРУ может обращаться к любым ячейкам памяти, указав ее адрес на считывание и запись. Для получения требуемой величины емкости микросхема делится на банки. Каждый банк компануется определенным образом, в зависимости от внутренней организации. Если однобитрыемикросх. – кол-во 8, обязательно одна из микросхем – контроль четности.

MUX адр. использ. опред. адр.:

Сигналы формирует адр. памяти для выбора нужных ячеек.

Логика упр. памятью - управление процессом чтения и записи, форм. Стробы CAS и RAS, сигналы ADRSEL, по которым MUX переключается с выбора строки на выдачу адреса столбца и после этого выдает строб адр. столбца CAS.

Логика выроб. сигнал запись и чтение.

21.3 32х разрядный процессор позволяет адресовать 4 Гб, ШД – 64 разрядная т.е. для нормальной работы необходимо реализовать 8 байт. Для задания требуемого № байта необходимо использовать 3 адр. разр. А0-А2, оставшиеся 29 разрядов распределяются между адр. входами микросхемы, являются мультиплексными и ДШ ад. банке. Конкретное распределение этих адресов зависит от использ. модулей памяти.

Задача адрес. сводится к распределению адресов между данными памяти ОЗУ и требуемым байтом.

Последователность решения этой задачи сводится к следующему:

1. Т.к. адресов. может любой из 8 байт, то младшие разряды шины адреса (3 разр.) отводятся для выбора требуемого байта, т.е. комбинация на этих шинах адреса означает какой из байт требуется ПРЦ.Оставшиеся разряды необходимо распределить (А3-А31) между микросхемами ОЗУ и банками памяти.

2. Выделение или расчет требуемого количества адресов для микросхем ОЗУ.

Исходя из расчитываемого объема ОЗУ, определение кол-ва адресов выполняется в слдеующей последовательности:

А) Например ОЗУ имеет емкость =32 мб т.к. за один адресный цикл адр. 8 байт, то фактическое кол-во адресов для адресации 8 байт составит:

32мб/8байт= 2^22 адр. линий.

А3-А24 -22 линий цикла адреса

Получен.разр. Распределяется поровну:

Младшие А3-А13 для адресации требуемой строки по синхросигналу RAS.

Старшие А14-А 24 – для адресации требуемого столбца по сигналу CAS.

Оставшиеся разряды используются для адресации к требуемому банку памяти.

А25- А31 – номер банка.

 

4Гб = 2^3 –номер байта

2 ^22 –для выбора ячейки памяти

2^7 –под номер банка.

Сумма = 2^32.

Структурная схема распределения адресов:

При расчете может получиться нечетное кол-во адресов, отводимое под ОЗУ

В этом случае расчитываемый объем ОЗУ компонуется модулями. Требу. ОЗУ реализуется на 2х модулях, что бы было четное кол-во адресов.

Четный ряд: 32,64,,128, 256,512, 1024, 2Гб, 4Гб.

В ДП: 1) Расчит. Требуемый объем ОЗУ, выбирается тип модулей:

2) Обосновывается арх. кеш памяти,расчитываются параметры кеша.

3) Выбирается микросхема кеш памяти.

22. Организация памяти 32х разрядных процессоров.

22.1. Единица организации памяти.

22.2. Модели памяти.

22.3. Модели памяти в реальном режиме.

22.4. Формирование адр. в защищенном режиме.

22.1. В 32х разр. проц. при адресации к данным наход-ся в памяти использ. след. единицы:

- байты

- слово

- 2-слово

- 4-слово

- параграф

- сегмент, страница

Для повышения быстродействия обращения к данным выполняют выравнивание от слова до параграфа.

Выравнивание означает, что адрес должен быть четным.

Например, выр. по границе слова означает: нулевое значение 2х младших бит адреса.

Параграф – это 16 смежных байт.
Более крупными ед. памяти явл. сегмент и страница – это логическая организация памяти.Min размер сегмента 64 Кб, Min размер страницы – 4Кб с увелич. до 4 Мб.

Сегментация – средство организации памяти на прикладном уровне. Разбиение на страницы - это средство управления физич. памятью на системном уровне.

22.2. Проц. 32х разр. архитектуры - IA-32.

Проц. этой архитектуры могут реализовать различные модели памяти:

- простейшая плоская модель: все адреса памяти представляют единую последовательность.

В этой модели вперемешку хранятся данные, коды, инстр-и и др. Поэтому программа отвечает чтобы не было «наездов друг на друга». След. более программируемая – это сегм-я защищенная модель – память состоит из независимых сегментов. В каждой проге польз. пред-ся набор: сегмент кода, сегмент стека, и до 4х сегментов данных. Требуемый сегмент выбирается селекторами из таблицы.

22.3. Эта модель используется для совместимости с 16 разр. процессором. Шина адреса 20ти разрядная, что позволяет адреса до 1мб. Для форм-я 20 разрядного адреса с помощью 16 разр. регистров поступают след. образом: сегмент * 16 + смещение. Адреса сегментов хранятся в соотв-х регистрах. Размер сегмента фиксированный – 64Кб. 32 р. процессор позволяет к 64Кб сверх (одного) 1Мб. Это достигается за счет управления спец. вентилем. Дополнительно используют GATE A20.

22.4. Защищенный режим – основной режим работы 32р. процессоров (см.п.19). В этом режиме работают все механизмы преобразования адресного пространства: логическое, линейное, физическое (сегменты, страницы и физ. адреса).

Логич. адрес – виртуальный, состоит из селектора сегмента и эффективного адреса, кот. наз. смещением.

Рис. 1. Формирование адреса памяти 32р. процесс. в защищ. режиме.

Селектор сегмента хр-ся в старших 14 байтах соотв-х сегм. регистра (CS, SS, DS, ES(флаговый сегмент)) – они участвуют в адресации конкретного элемента памяти.

Эффективный адрес форм-ся из след-х компонентов:

base – содержимое базового регистра.

index – содер. индексного регистра.

disp – смещение (8, 16, 32 битное число)

scale – масштаб.

Т.к. = 16 адресов, а смещение = 4 Мб, то вирт. память может достигать 64 Тб. Эфф-я адресация обеспечивает 9 режимов адресации:

- прямая адресация EA = disp

- косвенно регистровая EA = base

- базовая EA= base+disp

- индексная EA= index+disp

- масштаб. индексная EA= scale*index + disp

- базово индексная EA = base + index

- масштаб. баз. индексная EA = base + scale*index

- базвово-индексная со смещением EA = base = index + disp

- масшт. базово-индексная со смещ. EA = base + index*scale + disp

Блок сегментации транслирует логическое адресное пространство 32 бит пространства линейных адресов.

Физ. адрес образуется после преобразования линейного адреса блоком стр-й переадресации и выводится на внешнюю шину адреса процессора. Если блок переадресации не отключен, то линейный адрес явл. физ-м. Блок переадресации стр-ц работает в защищенном режиме.

 




Поделиться с друзьями:


Дата добавления: 2013-12-12; Просмотров: 517; Нарушение авторских прав?; Мы поможем в написании вашей работы!


Нам важно ваше мнение! Был ли полезен опубликованный материал? Да | Нет



studopedia.su - Студопедия (2013 - 2024) год. Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав! Последнее добавление




Генерация страницы за: 0.043 сек.