Студопедия

КАТЕГОРИИ:


Архитектура-(3434)Астрономия-(809)Биология-(7483)Биотехнологии-(1457)Военное дело-(14632)Высокие технологии-(1363)География-(913)Геология-(1438)Государство-(451)Демография-(1065)Дом-(47672)Журналистика и СМИ-(912)Изобретательство-(14524)Иностранные языки-(4268)Информатика-(17799)Искусство-(1338)История-(13644)Компьютеры-(11121)Косметика-(55)Кулинария-(373)Культура-(8427)Лингвистика-(374)Литература-(1642)Маркетинг-(23702)Математика-(16968)Машиностроение-(1700)Медицина-(12668)Менеджмент-(24684)Механика-(15423)Науковедение-(506)Образование-(11852)Охрана труда-(3308)Педагогика-(5571)Полиграфия-(1312)Политика-(7869)Право-(5454)Приборостроение-(1369)Программирование-(2801)Производство-(97182)Промышленность-(8706)Психология-(18388)Религия-(3217)Связь-(10668)Сельское хозяйство-(299)Социология-(6455)Спорт-(42831)Строительство-(4793)Торговля-(5050)Транспорт-(2929)Туризм-(1568)Физика-(3942)Философия-(17015)Финансы-(26596)Химия-(22929)Экология-(12095)Экономика-(9961)Электроника-(8441)Электротехника-(4623)Энергетика-(12629)Юриспруденция-(1492)Ядерная техника-(1748)

Недвоичные счетчики




Как было сказано раньше, недвоичные счетчики имеют модуль счета , где m – положительное целое число, равное разрядности выходного кода счетчика. Принцип их построения заключается в исключении некоторых избыточных состояний обычного двоичного счетчика. Избыточные состояния исключаются обычно двумя способами. Первый способ характеризуется введением обратных связей с выходов триггеров только определенных разрядов на входы обнуления триггеров всех разрядов. В результате этого счетчик возвращается в нулевое исходное состояние с приходом счетного импульса с номером, меньшим чем 2m. Второй способ характеризуется предварительной записью в триггеры счетчика определенного числа, такого, что исходное состояние счетчика является не нулевым, а иным, равным значению этого числа. В любом случае, для реализации недвоичного счетчика потребуется количество триггеров , округленное до большего целого значения .

Наибольший интерес среди недвоичных счетчиков представляют двоично-десятичные счетчики с Ксч=10, которые строятся на основе четырех счетных триггеров. Важность этого класса счетчиков заключается в том, что с их помощью легко может быть осуществлен вывод содержимого счетчика в десятичном коде. Действительно каждый двоично-десятичный счетчик имеет десять устойчивых состояний и соответствует одному разряду десятичной системы счисления. Пример организации схемы асинхронного двоично-десятичного суммирующего счетчика показан на рис.9.22. Для того, чтобы счетчик имел модуль счета Ксч=10, необходимо его обнулить десятым счетным импульсом, т.е. из выходного кода 10102 сформировать обратную связь, обнуляющую все триггеры счетчика. Такой сигнал обратной связи будет сформирован схемой совпадения единиц (вентилем И) второго и четвертого разрядов. Этот же сигнал будет являться сигналом переноса P в счетчик следующей старшей десятичной декады при построении многорязрядного двоично-десятичного счетчика. Вентиль ИЛИ в схема используется для пропускания на триггеры как сигнала сброса по обратной связи, так и внешнего сигнала сброса R.

Рис.9.22. Схема асинхронного двоично-десятичного суммирующего счетчика.

Аналогично рис.9.22 можно строить счетчики с любым модулем счета как суммирующие, так и вычитающие, как синхронные, так и асинхронные. В условном графическом обозначении функция двоичного счетчика определяется символами «СТ» или «СТ2». В случае если счетчик не двоичный, то его модуль счета в УГО определяется соответствующей цифрой рядом с обозначением «СТ». В маркировке микросхем счетчики кодируются символами «ИЕ». Существуют микросхемы счетчиков, в которых интегрирован выходной дешифратор. В таких счетчиках выходной код будет унитарным. Двоично-десятичный счетчик с внутренним дешифратором называется десятичным. В качестве примера можно привести микросхему ИЕ8 десятичного счетчика КМОП-серии (напрмер, К176ИЕ8 и К561ИЕ8). Интересно использование данной микросхемы в схеме делителя частоты с переключаемым коэффициентом деления (рис.9.23). Сама микросхема работает следующим образом. При подаче сигнала высокого уровня на вход сброса R высокий потенциал устанавливается на выходе Q0 и на выходе переноса Р, на остальных выходах устанавливаются логические нули. Работа счетчика осуществляется положительными перепадами на входе С. В этом случае, вход ЕС является входом разрешения счета, и счет будет осуществляться при подаче на него логического нуля. При подаче на вход ЕС логической единицы счет прекращается, и состояние счетчика сохраняется. Можно подавать счетные импульсы и на вход ЕС. В этом случае вход С становится входом разрешения счета. Счет будет производиться при логической единице на входе С по отрицательным перепадам на входе ЕС. По мере счета логическая единица последовательно перемещается по выходам от выхода Q0 до Q9, после чего снова на выход Q0 и весь цикл повторяется. На выходе переноса Р низкий уровень появляется в момент, когда логическая единица появляется на выходе Q5. Снова логическая единица на выходе переноса Р появляется в момент появления логической единице на выходе Q0. Выход переноса Р используется для наращивания разрядности путем последовательного соединения счетчиков друг с другом.



Рис.9.23. Схема делителя частоты с переключаемым коэффициентом деления и временная диаграмма работы триггера.

Переключателем SA1 в схеме устанавливают единицы необходимого коэффициента деления, переключателем SA2 – десятки и переключателем SA3 – сотни. Когда микросхемы устанавливаются в состояния, набранные на переключателях, на выходе элемента D4.1 появляется логический ноль. До этого момента асинхронный RS-триггер на элементах И-НЕ D4.2 и D4.3 счетными импульсами, подаваемыми на вход с входа всего делителя, установился в единичное состояние, т.е. на выходе 1 (выходе Q) была сформирована логическая единица, а на выходе 2 (выходе ) – логический ноль. В момент времени t1 равенства кода подсчитанных импульсов установленному коду переключателями SA, триггер сигналом сброса с элемента D4.1 переходит в состояние, когда на выходе 1 формируется логический ноль, а на выходе 2 – логическая единица. Причем такое состояние триггера сохраняется до момента t2, когда низким уровнем на входе делителя триггер снова вернется в исходное состояние. Использование триггера гарантирует сброс счетчиков в нулевое состояние.

При большом разбросе длительности переходных процессов и порогов срабатывания счетчиков D1 - D3 по входам R возможен случай, когда одна из микросхем устанавливается в нуль раньше других и сигнал низкого уровня на выходе D4.1 снимается раньше, чем остальные микросхемы установятся в нуль. В случае же использования триггера на элементах D4.2 и D4.3 длительность сигнала на входах сброса в нуль всех микросхем счетчиков равна длительности положительного импульса на входе делителя, т.е. t2-t1.

Принцип организации недвоичного модуля счета путем предварительной записи в триггеры счетчика определенного числа проиллюстрируем схемой рис.9.24. В схеме используются микросхемы параллельных двоично-десятичных реверсивных счетчиков К155ИЕ6 (D1, D2, D3). Микросхемы снабжены входами D1…D4 предварительной установки выходного кода, на которые подается параллельный четырехразрядный двоично-десятичный код модуля счета всего делителя частоты. Передача этого кода на соответствующие выходы 1, 2, 4, 8 микросхем осуществляется логическим нулем на входе L. Положительный счет в микросхеме К155ИЕ6 осуществляется подачей тактовых импульсов на прямой динамический вход «+1». При этом на входе «–1» и L должны быть логические единицы. Если счетные импульсы подавать на прямой динамический вход «–1», а на входы «+1» и L – логические единицы, то счетчик будет выполнять операцию обратного счета. При каждом десятом импульсе будет формироваться короткий выходной нулевой импульс на выходе «=9» в режиме суммирования и на выходе «=0» в режиме вычитания.

Рис.9.24. Схема делителя частоты с цифровым управлением модулем счета.

Таким образом, если соединить выходы «=0» счетчиков предыдущих разрядов с входами «–1» последующих разрядов, а на входы «+1» подать логическую единицу (подключить к потенциалу питания через ограничительный резистор R1), счетчики делителя будут работать в режиме декремента. На объединенные входы предварительной записи L всех микросхем счетчиков подается сигнал с выхода переноса микросхемы счетчика декады сотен, благодаря чему при достижении нулевого значения в цикле отрицательного счета во все микросхемы будет записываться двоично-десятичный код модуля счета. Цикл счета будет начинаться не с максимального значения 999, а с заданного двоично-десятичным кодом. При необходимости обнуления делителя микросхемы счетчиков снабжены прямым статическим входом сброса R. Резистор R2 подтягивает потенциал входов сброса микросхем счетчиков к пассивному нулевому уровню в отсутсвии сигнала их обнуления. Подобная схема удобна в тех случаях, когда модулем счета необходимо управлять цифровым кодом с выхода какого-либо устройства, например, микроконтроллера.

 





Дата добавления: 2015-05-09; Просмотров: 527; Нарушение авторских прав?;


Нам важно ваше мнение! Был ли полезен опубликованный материал? Да | Нет



ПОИСК ПО САЙТУ:


Читайте также:



studopedia.su - Студопедия (2013 - 2017) год. Не является автором материалов, а предоставляет студентам возможность бесплатного обучения и использования! Последнее добавление ‚аш ip: 54.162.91.86
Генерация страницы за: 0.09 сек.