Лабораторная работа №2.4

Задание:

Синтезировать интегральный JK - триггер, включая входную логику на элементах ИЛИ-НЕ. Выполнить тестирование элементов памяти с получением временных диаграмм функционирования JK -триггера в режимах D, T, RS - триггеров.

Схема JK – триггера:

Схема синхронного RS – триггера на базе универсального JK – триггера:

Временные диаграммы:

Схема счетного Т – триггера на базе универсального JK – триггера:

Временная диаграмма:

Схема cинхронного D - триггера на базе универсального JK – триггера:

Временная диаграмма:

Вывод:

Универсальность триггера заключается в том, что с его помощью могут быть построены схемы RS -, T -, D – и других триггеров благодаря различному включению и использованию входов. В реальных схемах JK – триггеры имеют расширенную входную логику (например, возможность совпадения по нескольким входам J K).

Дата добавления: 2014-01-11