Базовые конфигурации микропроцессора ВМ86

Однокристальных микропроцессоров

Проектирование микропроцессорных систем на основе

Основная проблема, которую необходимо решить при проектировании МПС на основе однокристальных МкПр - это организация внешней системной шины (интерфейса МПС). Выходные схемы центрального процессора (ЦП) имеют ограниченную нагрузочную способность, кроме того, шина адреса и данных ЦП является совмещенной из-за ограничений по количеству выводов микросхемы. Поэтому для организации магистралей адреса, данных и управления могут потребоваться приемники и передатчики, регистры-защелки и схемы управления ими.

ЦП ВМ86 имеет 20 линий адреса и 16 линий данных, совмещенных с линиями адреса, вход синхронизации от ГИ и 16 линий управления, предназначенных для сигналов квитирования во время передачи данных и внешнего управления ЦП. Некоторые линии управления также являются совмещенными и используются для различных целей в зависимости от режима работы ЦП.

Главной структурной особенностью МПС является магистрально-модульный принцип их построения, при котором МПС разбивается на ряд функционально-законченных устройств - модулей. Связь между модулями осуществляется через единую внутрисистемную магистраль, что подразумевает общий для всех модулей состав шин (интерфейс), единый способ представления информации на них и общие правила организации процедур передачи информации по шине.

Микропроцессор К1810ВМ86 может работать в двух режимах, который задается уровнем сигнала на входе MN/~MX.

Минимальный режим (MN/~MX=1) предназначен для построения простейших однопроцессорных МПС, при котором сам МПр практически обеспечивает управление системной магистралью (не требуется дополнительных БИС шинного формирователя ВА86 и системного контроллера шины ВГ88).

Максимальный режим (MN/~MX=0) предназначен для построения мультипроцессорных систем различной конфигурации. Для организации системной шины на основе локальной шины микропроцессора требуется дополнительная логика на основе системного контроллера шины ВГ88, который выполняет функции управления системной шиной. Контроллер шины ВГ88 преобразует биты состояния ЦП ВМ86 ~S2-~S0 в расширенный набор сигналов управления, т.е. формирует магистраль управления (МУ) шины для организации обмена между ОП, ПЗУ, ПУ, другими процессорами с ЦП (рисунок 6.1).

Регистр-защелка на основе БИС К580ИР82 служит для организации магистрали адреса (МА), так как локальная шина адреса/данных ЦП ВМ86 является совмещенной, шинный формирователь (ШФ) К580ВА86 служит для организации магистрали данных (МД) и перевода ее в третье состояние и работает под управлением контроллера шины ВГ88. На рисунке 6.1 показана структурная схема МПС в режиме максимального включения ЦП с сильно связанной конфигурацией с подключением математического сопроцессора ВМ87.

Биты состояния ~S2-~S0 ЦП определяют тип выполняемой передачи:

000 - подтверждение прерывания: сигнал ~INTA;

001 - чтение из порта ввода/вывода: сигнал ~RDIO;

010 - запись в порт ввода/вывода: сигнал ~WRIO;

011 - останов: HALT;

100 - выборка команды: сигнал ~RDM и внутренний сигнал ЦП М1, который

определяет цикл шины чтения памяти для выборки команды;

101 - чтение из памяти: сигнал ~RDM;

110 - запись в память: сигнал ~WRM;

111 - пассивный, определяет такт как холостой: МД находится в z-состоянии,

а преобразования выполняются в ЦП.

По сигналам состояния контроллер шины ВГ88 формирует набор интерфейсных сигналов для МУ и сигналов для управления другими БИС контроллера шины (ВА86 и ИР82):

ALE - показывает на наличие адреса на линиях AD из ЦП;

DEN - сигнал, информирующий, что ЦП готов выдавать или принимать данные через ШФ;

DT/~R - показывает направление передачи данных через ШФ: 1 - выдавать из ЦП, 0 - принимать данные в ЦП.

МПр ВМ86 может быть синхронизирован по отношению к сопроцессорам с помощью команды WAIT и входного сигнала ~TEST.

На схеме рисунка 6.1 показано включение математического сопроцессора ВМ87 с сильно связанной конфигурацией, что позволяет значительно расширить возможности ЦП при обработке данных с ПЗ, двоично-десятичных чисел и целых чисел с повышенной разрядностью. Команды, передаваемые по шине данных, поступают на оба процессора одновременно, и формируется очередь команд. Пока ЦП выполняет свои команды, сопроцессор просто "прослеживает" их прохождение, не выполняя никаких действий до тех пор, пока не встречается команда для сопроцессора, каждая из которых в первом байте содержит КОП ESC=11011, а следующие три бита (Х) в общем случае указывают на номер используемого сопроцессора при наличии нескольких сопроцессоров или на тип используемых данных (два бита поле MF и один бит Х для КОП). Второй байт команды сопроцессора содержит поля:

mod Y r/m определяющие вид адресации и КОП совместно с

0 0 0 1 0 1 0 1 тремя или одним битами Х байта ESC.

EA КОП EA или КОП при r/m=11 (EA указывает на способ формирования исполнительного адреса).

Первой командой очереди команд для сопроцессора является команда WAIT, следующей ESC с кодом операции в полях X и Y одной из команд сопроцессора LOAD, MUL, STO и т.д. Команда ESC обычно предваряется командой WAIT, которая переводит ЦП в состояние ожидания. Сопроцессор, приступая к выполнению своей команды, выставляет сигнал ~BUSY занятости, который и вводит ЦП в состояние ожидания на время выполнения своей команды (вход ~TEST ЦП).

При необходимости пересылки данных из сопроцессора в память сопроцессор посылает запрос на предоставление шины по линии ~RQ/~GT, а ЦП по этой же линии выдает сигнал разрешения на использования шины, т.к. ЦП имеет более высокий приоритет на использование шины. Закончив обмен, сопроцессор вновь посылает в ЦП сигнал по линии ~RQ/~GT, информируя об освобождении шины, снимает сигнал ~BUSY и выводит ЦП из состояния ожидания.

В ряде случаев при выполнении команд в сопроцессоре могут возникать исключительные ситуации: переполнение, потеря значимости и т.п. Сопроцессор в таких ситуациях формирует сигнал запроса INT, который поступает на один из входов контроллера прерываний ВН59А, а далее прерывание обрабатывается обычным способом с помощью подпрограмм обработки прерываний исключительных ситуаций.

В данной схеме к ЦП, кроме математического сопроцессора, можно подключить и другие разнотипные сопроцессоры, например, ввода-вывода, приоритет которого будет определяться местоположением сопроцессора по отношению к ЦП.

Физически оперативная память (ОП) для МПр ВМ86 организуется как два банка памяти по 512 К байт: один банк представляет старший байт слова (D15-D8), другой - младший (D7-D0). Для адресации ячеек памяти в каждом банке используются разряды А19-А1 магистрали адреса. Микропроцессор вырабатывает сигналы ~BHE и А0, используемые для выбора соответствующего банка памяти.

Младший байт адресуется при четном значении адреса А0=0, а старший, содержащий нечетно адресуемые байты, выбирается при ~BHE=0. Совместное использование сигналов ~BHE и А0 показывает, каким образом данные передаются по магистрали данных ЦП, для чего в структуру интерфейса МД входит схема перестановщика байтов:

~BHE A0

Зп/Чт слова по четному адресу 0 0 AD15-AD0

(данные выровнены в ОП)

Зп/Чт байта по четному адресу 1 0 AD7-AD0

Зп/Чт байта по нечетному адресу 0 1 AD15-AD8

Зп/Чт слова по нечетному адресу 1 1 AD7-AD0, AD15-AD8

(данные не выровнены по границе слова в ОП)

Последняя комбинация используется для словных команд при не выровненных данных по границе слова и требует двух обращений к ОП. В первом цикле шины младший байт передается по линиям AD15-AD8, а во втором - старший байт по линиям AD7-AD0.

На рисунке 6.2 показана схема подключения к интерфейсу МПр ПЗУ и ОЗУ статического типа. Подключение периферийных БИС рассмотрено в разделах 3-5. Схема включает два селектора выбора адреса, которые формируют сигнал выбора типа памяти ~CS (ПЗУ или ОЗУ в адресном пространстве МПр). ОП содержит два банка памяти, выбор которых осуществляется сигналами ~BHE и А0.

В состав интерфейса шины управления входит также логика подтверждения обмена, формирующая сигнал ~XACK - готовности данных на МД схемой задержки для медленно действующих устройств, если цикла шины недостаточно для обеспечения выборки или записи данных в память, и логика запрета, основанная на сигналах ~INH1 и ~INH2, первый из которых обеспечивает выбор требуемого для обмена устройства (ПЗУ, ОЗУ или ПУ), так как обращение к памяти и ПУ осуществляется по одним и тем же адресам, но для обращения к памяти используются интерфейсные сигналы ~RDM, ~WRM, а к ПУ - ~RDIO, ~WRIO. Сигнал ~INH2 сигнализирует о занятости шины. Схемы одновибраторов ОВ служат для формирования сигнала готовности данных RDY для обеспечения требуемой длительности сигналов ~RDM и ~WRM при обращении к ПЗУ и ОЗУ.

Дата добавления: 2014-01-14