Пакетные циклы шины

Кэшируемые пакетные циклы шины служат для кэшируемых считываний при замещении строки из 16 байт, а также для считывания чисел с ПЗ, считываний из дескрипторных таблиц (8байт) и других типов передач через кэш-память.

Некэшируемые пакетные циклы шины - это такие циклы, когда считанные данные не поступают в кэш-память. Они также оказывают значительное влияние на производительность системы. Любое многоцикловое считывание процессор может преобразовать в пакет, а длиной пакета можно управлять (например, при работе со строками, при считывании 128-разрядных команд (минимум 2 пакетных цикла), даже если они не выровнены в памяти (максимум 2 многоцикловых непакетных и 1 пакетный).

Минимальная длительность одного цикла шины составляет 2 такта (типа 2-2: 2 такта на чтение) для обращения к памяти и первой передачи и по одному такту для всех последующих передач, однако за счет введения в цикл шины дополнительных тактов состояния ожидания длительностью цикла шины можно варьировать в широких пределах в зависимости от быстродействия памяти (типа k-m: k тактов на чтение). Такт состояния ожидания формируется автоматически при отсутствии в такте Т2 сигнала RDY# (RDY#=1), повторяя все действия, выполняемые в такте Т2 до прихода сигнала RDY#. Тогда длительность пакетного цикла будет составлять k+3 такта (для непакетного цикла k х 4 тактов).

Временная диаграмма одиночных некэшируемых циклов шины чтения и записи для ЦП i486 типа 2-2 и типа 3-3 приведена на рисунке:

Цикл начинается с появления стабильного адреса и выдачи процессором сигнала ADS# состояния адреса, показывающего, что сигналы адреса и определения цикла шины выданы (A31-A2, M/IO#, D/C#, BE3#-0#, W/R). Т.е. первый такт используется для передачи адреса, определения цикла шины и формирования интерфейсных сигналов ~RDM и ~WRM. А также в цикле считывания внешние схемы производят дешифрирование и подготовку для приема данных в регистр приемника.

В течение второго такта сигнал ADS# снимается, а адрес защелкивается в регистре-защелке RgA контроллера шины. Для завершения передачи внешняя схема управления тактами ожидания должна выдать сигнал RDY#, показывающий, что источник/приемник может воспринимать новые данные при записи или возвратить данные при считывании (операция чтения или записи в ОП завершена). Также наличие этого сигнала разрешает выдачу следующего сигнала ADS#, т.е. начало нового цикла шины, если это требуется.

Если ОП не может завершить цикл чтения или записи во втором такте Т2, то сигнал RDY# должен быть снят в конце второго такта и в цикл шины вводятся состояния ожидания (дополнительные такты) до тех пор пока внешняя схема управления тактами вновь не сформирует фронт сигнала RDY#.

Процессор выдает сигнал BLAST# последнего пакета (передачи) во втором такте цикла шины и снимает в последнем такте передачи при поданном сигнале RDY#.

Выходной сигнал последнего пакета BLAST# показывает последнюю передачу любого цикла передачи данных (пакетного или непакетного) с точки зрения ЦП.

Для использования пакетного кэшируемого цикла шины чтения должны быть выполнены следующие условия:

¨ в начале и конце заполнения строки кэш-памяти должен быть подан сигнал разрешения кэш-памяти KEN#;

¨ вместо сигнала готовности RDY# должен подаваться сигнал пакетной готовности ВRDY# с аналогичной временной диаграммой;

¨ кэшируются только считывания из памяти и предвыборки команд;

¨ бит запрещения кэширования PCD в базовом регистре каталога страниц CR3 должен быть сброшен в 0, а бит разрешения кэш-памяти СЕ в регистре состояния CR0 должен быть установлен в "1".

¨ адрес данных должен быть выровнен по границе, кратной 16 байт.

В данном цикле передаются 4 двойных слова (16 байт). В первом такте ЦП выдает адрес и сигнал ADS# начала цикла шины (готовности адреса), который защелкивается в RgA контроллера шины ЦП, как и в непакетных циклах и инициируется чтение ~RD из памяти. В конце первого такта внешняя схема (контроллер шины) выдает сигнал разрешения кэш-памяти KEN# и снимает его в начале второго такта. Процессор снимает сигнал BLAST# последнего пакета, показывая, что цикл незавершен и требуются дополнительные передачи.

Если чтение строки к концу второго такта завершено, то внешняя схема управления тактами ожидания выдает сигнал пакетной готовности BRDY# и снимает сигнал обычной готовности RDY#. По сигналу пакетной готовности BRDY# данные (32 бита) вводятся в процессор в буферный регистр без записи в кэш-память.

В последующих трех тактах три оставшихся считанных слова передаются в процессор под управлением сигналов BRDY#, но без выдачи сигнала ADS# (снимается по окончании чтения строки из памяти, так как адрес больше не нужен). Однако адреса передаваемых данных изменяются в RgA, сопровождая данные.

В конце пакетного цикла контроллер шины вновь выдает сигнал разрешения кэш-памяти KEN# на один такт раньше последнего сигнала BRDY#, информируя об успешном завершении цикла шины. Если такой сигнал не поступит, то данные, переданные в процессор не будут записаны в кэш-память, так как по второму сигналу KEN# выполняется запись нового тега переданной строки в память тегов, а при отсутствии нового тега строка считается недостоверной (чужой).

В последней передаче цикла параллельно с передачей четвертого 32-разрядного слова выдается сигнал завершения пакета BLAST#.

Следует отметить, что в младших моделях ЦП использовалась совмещенная шина адреса/данных, поэтому в первом такте адрес защелкивался в RgA контроллера шины, во втором такте при записи передавались данные (время на переключения адреса и данных), во втором начинался и в третьем такте завершался нормальный цикл шины чтения или записи, а в четвертом такте данные принимались в приемник. В старших моделях ЦП используется раздельная шина адреса и данных, поэтому адрес и данные можно выдавать из ЦП одновременно с сигналом чтения или записи в первом такте и при наличии быстродействующей ОП во втором такте его завершать с фиксацией в приемнике. Кроме того ЦП имеет развитую внутреннюю систему магистралей, что позволяет во времени объединять такты.

При недостаточном времени доступа к ОП в младших моделях такт ожидания вводился после такта Т3, а в старших после такта Т2.

Все это позволило существенно сократить длительность цикла шины в старших моделях процессоров, а, следовательно, повысить их производительность.

Остальные типы циклов шины предлагаются для самостоятельного освоения по литературным источникам, так как представляют собой в основном справочный материал.

Дата добавления: 2014-01-14