Логический анализатор

Тест-клипсы.

В качестве дополнительных устройств диагностики неисправностей ИМС раньше использовались логические тест-клипсы, позволяющие, не нарушая монтажа, подключить эталонную микросхему параллельно исследуемой и индицировать несовпадения в их работе. Ограниченность их применения объясняется, с одной стороны, разнообразием используемых корпусов ИМС (8-, 14-, 16-, 24-выводные DIP, планарные и т. д.), требующим большой номенклатуры клипс, а с другой – недостаточной надежностью контакта клипсы с выводами ИМС. Вдобавок ко всему, к СБИС с многорядным расположением выводов, таким как СБИС микропроцессора или микроконтроллера, подключать клипсы вообще физически невозможно.

Развитием идеи многоканального осциллографа с запоминанием является логический анализатор.

Простая модель логического анализатора это – регистр сдвига, с индикаторами его состояния. На сдвигающий вход регистра, подается тактирующая (стробирующая) последовательность импульсов, а на последовательный вход – исследуемая последовательность сигналов (биты уровней логических 0 и 1). С приходом каждого следующего стробирующего импульса, уже имеющаяся в регистре информация сдвигается на один разряд вправо, а очередной бит на входе записывается в начало регистра. Выдвигающаяся при этом из регистра информация теряется. В момент регистрации (фиксации ошибки) сдвиг и запись прекращаются и сдвиговый регистр переходит в режим хранения. Теперь, пользуясь индикацией регистра сдвига, можно просмотреть предысторию возникновения ошибки в исследуемой точке, на глубину разрядности регистра. Каждый последующий разряд регистра показывает, был ли логический 0 или 1 за такт стробирования до текущего. Например, 32-разрадный регистр сдвига позволяет зафиксировать состояние исследуемой точки схемы от 1-го до 32-го тактов, предшествующих регистрации. Этого не умеет делать ни один другой измерительный прибор.

Современные логические анализаторы имеют до 32-х синхронно работающих входов (каналов) с глубиной запоминания до 4096 тактов. Это возможно, конечно, только с использованием быстродействующих ОЗУ, а не регистров сдвига. Разрешающая способность лучших моделей анализаторов достигает 2 нсек.

Запуск, стробирование и регистрация информации логическим анализатором производятся по кодовым словам запуска, синхронизации и регистрации. Эти кодовые слова представляют собой бинарные кодовые комбинации, снимающиеся с нужных точек схемы.

Такие многоканальные логические анализаторы могут иметь встроенную, либо работать под управлением внешней, инструментальной микро-ЭВМ, или ПЭВМ. Это, в свою очередь, позволяет модифицировать вывод информации на дисплей, принтер, плоттер в цифровой бинарной, шестнадцатеричной системах, или в аналоговой форме – в виде осциллограмм. Применение микро-ЭВМ позволяет хранить эталонную информацию, автоматически сравнивать ее с зарегистрированной, указывать место их несовпадения, просматривать интересующие фрагменты в более мелком временном масштабе (лупа времени) и т. д., включая регистрацию помех в паузах между стробированием.

Работать с прибором не просто, – требуется глубокое понимание логики работы исследуемых компонент схемы, но без такого понимания невозможен и любой другой анализ неисправностей СВТ. Тем более невозможно, без помощи логического анализатора, исследовать ситуацию с возникновением одиночной ошибки, появляющейся только после продолжительной работы программы, да еще с плавающим характером ошибки.

Логический анализатор часто входит в состав аппаратного тестирующего комплекса PC-tester.

Сигнатурный анализатор.

Сигнатура – это этикетка, сжатое представление бинарной последовательности, образованное методом деления исходного информационного полинома (бинарной последовательности) на образующий (порождающий) полином с потерей частного, но с фиксацией остатка от деления. Остаток от деления и есть искомая сигнатура.

Принцип сжатия входной информации и критерии достоверности фиксации ошибок во входной последовательности, подробно разработаны в теории помехоустойчивого кодирования для передачи информации.

Физическая реализация функции деления входного полинома на образующий схемотехнически проста: это регистр сдвига с обратными связями, складывающими по модулю-2 соответствующие разряды регистра сдвига с очередным битом входной последовательности. Разрядность регистра сдвига определяется степенью образующего полинома (чем выше степень, тем меньше вероятность получения одинаковых сигнатур при разных значениях входного полинома, а значит и выше способность обнаружения ошибок разного типа). Вид образующего полинома, т. е. коэффициенты =1 при его членах, определяют, какие именно разряды участвуют в сложении по модулю-2 с входной последовательностью.

Пример образующего полинома:

P(a) = x⁰ + x³ + x⁸ + x⁹

Приведенный полином имеет девятую степень, коэффициенты =1 имеют аргументы со степенями 0, 3, 8 и 9. Остальные члены полинома в регистре сдвига присутствуют, но не принимают участия в сложениях по модулю-2, с входным информационным полиномом. Физическая реализация схемы деления входной последовательности Р(х) на вышеприведенный образующий полином P(a), приведена на рисунке 2.2.

Дата добавления: 2014-11-25