Розробка спеціалізованого мікрокомп’ютера

Виконав студент групи КСД-31 Батіщев С. В.

Керівник к.т.н., доц. Лещенко О. О.

Київ 2014

Продовження дод. А

Технічне завдання

на курсовий проект студента групи КСД-31

Руденко Оксани Іванівни

Термін виконання 20.09.14 – 15.12.14 р.

4. Спроектувати спеціалізований мікрокомп’ютер (МК) на базі одно кристального мікропроцесора (МП).

4. Вихідні дані:

1) елементна база – МПК К1810, КР537РУ17, КР556РТ12;

2) адресний простір пам'яті – 128 Кбайт;

3) пам'ять МК: (S – статична);

(PT – програмована з перепалюванням перемикачів);

4) ПВВ: клавіатура – 4 клавіші; дисплей – 7-сегментний – 2 розділи; звуковий динамік – + (є);

5) адресний простір вводу/виводу – 256 байт;

6) інтерфейс ПВВ – 1 (паралельний програмований адаптер КР580ИК55);

4. Креслення:

1) структурна схема МК;

2) принципіальна схема МК;

Завдання прийняв до виконання (підпис)

«_____» ___________ 200х р.

Продовження дод. А

ЗМІСТ

Вступ

1. Структура мікрокомп’ютера …………………………………………….

2. Структура процесора …………………………………………………….

2.1. Мікропроцесор КР1810ВМ86(і8086)…………………………………

2.2. Генератор тактових сигналів (ГТС) КР1810ГФ84..……

2.3. Буферні регістри та шинні формувачі ………………………………

2.4. Контролер системної шини (КСШ) К1810ВГ88………………………

3. Пам'ять ……………………………………………………………………

4. Система вводу/виводу …………………………………………………..

5. Структурна схема МК …………………………………………………..

6. Принципіальна схема МК ………………………………………………

Список літератури ………………………………………………………….

Продовження дод. А

ВСТУП

Визначається призначення мікрокомп’ютера (МК), особливості його архітектури, склад пристроїв вводу/виводу (ПВВ) та використана елементна база.

1. Структура мікрокомп’ютера

Особливістю архітектури МК є використання одно кристального мікропроцесора (МП) К1810ВМ86 (і8086) та загальної шини. Структура МК представлена на рис. 1, де П – процесор, ЗШ – загальна шина, ЛШ – локальна шина МП.

	ЗШ

Рис. 1. Мікрокомп’ютер

Взаємодія процесора П з пам’яттю (RAM, ROM) та (ПВВ) використовується через загальну (системну) шину.

2. Структура процесора

Структура процесора представлена на рис. 2.

Ядром процесора є МП ВМ86, який функціонує у максимальному або мінімальному режимі.

Крім МП до складу процесора П входять генератор тактових сигналів (ГТС) G та міст.

ГТС служить для керування МП ВМ86 та ПВВ, а також формування тактових сигналів CLK.

МІСТ, в залежності від стану МП, керує обміном даних між локальною шиною ЛШ МП і загальною шиною ЗШ.

Загальна (системна) шина складається з трьох груп шин: А – адресна; D – даних; С – керування. Шина D є двонаправленою.

Продовження дод. А

Рис. 2. Процесор МК

2.1. Мікропроцесор КР1810ВМ86 (і8086)

ВМ86 є однокристальним МП виконаний за технологією n-МОП. Виконує загальну обробку даних і керування блоками МК.

МП ВМ86 може функціонувати в одному із двох режимів – мінімальному і максимальному. В КП використовується максимальний та мінімальний режими.

2.1.1. Максимальний режим

Цей режим МП служить для побудови складних багатопроцесорних систем, в яких керуючі сигнали загальної шини формуються системним контролером шини К1810ВГ88 відповідно до коду стану МП.

Умовно-графічне позначення (УГП) МП ВМ86 показано на рис. 3. Наведені тільки ті виводи, які використані в КП при розробці МК.

AD15-AD0 – мультиплексна сумісна двунаправлена шина адреси/даних, по якій з розподілом часу передаються адреси та дані. В першому такті циклу шини – циклу звернення до пам'яті або ПВВ МП видає на цю шину молодші 16 біт адреси пам'яті або повну адресу ПВВ. Ця адреса повинна бути зафіксована і збережена на протязі усього циклу шини. Для цього використовується зовнішній регістр-защіпка К1810ИР82(83). Запис в регістр виконується в момент появи строба адреси ALE.

В другій половині циклу шини по лініям AD15-AD0 пересилаються дані або байти команд, які супроводжуються стробом даних DEN.

А19/S6 – A16/S3 – мультиплексні вихідні лінії адреси/стану. В першому такті на ці лінії видаються старші 4 біти адреси пам'яті, а при адресації ПВВ – нулі. В інших тактах циклу шини МП видає на ці лінії сигнали стану S6 – S3.

– дозвіл передачі старшого байта. Формується у першому такті циклу шини одночасно із адресною інформацією. Нульовий рівень означає, що по старшій половині шини AD (AD15 – AD8) передаються 8-бітні дані. Сигнал фіксується на зовнішньому регістрі адреси та використовується як додатковий адресний вихід, що визначає доступ до

Продовження дод. А

старшого банку пам'яті або ПВВ з байтовою організацією та підключеному до старшої половини шини AD.

Рис. 3. УГП ВМ86 (максимальний режим)

Сумісне використання і молодшого біта адреси А(0) для декодування адрес дозволяє передачу слів або окремих байтів по шині AD (табл. 1).

Таблиця 1

	А(0)	Дані
		Слово
		Старший байт
		Молодший байт
		Не використовується

CLK – сигнал синхронізації від зовнішнього генератора тактових сигналів ГФ84. Служить для синхронізації МП. Період CLK 200-500 нс.

RESET – скид. Змінює стан МП на початковий, в якому сегментні регістри DS, SS, ES, вказівник команд IP, регістр прапорців (ознак) F та інші скидаються у нульовий стан. Сегментний регістр коду CS встановлюється у стан FFFFh. Сигнал RESET не змінює стану регістрів загального призначення (РЗП).

Продовження дод. А

MN/ – мінімальний/максимальний режим. Визначає режим роботи МП

– сигнали стану. Визначають тип циклу шини (табл. 2).

Таблиця 2

	Цикл шини	Командний сигнал ВГ88
0 0 0	Підтвердження переривання
0 0 1	Читання ПВВ
0 1 0	Запис ПВВ
0 1 1	Зупин
1 0 0	Вибірка команди
1 0 1	Читання пам'яті
1 1 0	Запис в пам'ять
1 1 1	Циклу шини нема

READY – готовність (придатність). ПВВ, що адресується в циклі шини, готовий (придатний) до обміну даними. При READY=0 ПВВ не готовий до взаємодії з МП. Останній переходить в стан очікування. При READY=1 МП виходить із цього стану та відновлює роботу.

2.1.2. Мінімальний режим

Цей режим використовується в однопроцесорних МК (). Системним сигналам безпосередньо відповідають сигнали на виводах МП (рис. 4).

– визначає розподіл адресного простору пам'яті та вводу/виводу. Значення =0 з’являється при використанні команд вводу (IN) і виводу (OUT).

Продовження дод. А

Рис. 4. УГП ВМ86 (мінімальний режим)

2.2. Генератор тактових сигналів в (ГТС) К1810ГФ84

ГТС служить для керування МП ВМ86, а також синхронізації сигналів READY з тактовими сигналами МП і сигналів загальної (системної) шини. УГП ГФ84 показано на рис. 5. Визначені ті сигнали, які необхідно використати в КП.

Рис. 5. УГП К1810 ГФ84

Продовження дод. А

Х1 – Х2 – входи підключення кварцового резонатора.

– вхід, до якого підключена RC – схема сигналу RESET.

RDY – вхідний сигнал. Формується ПВВ і підтверджує їх готовність до обміну з МП.

– вхідний сигнал дозволу формування сигналу READY по сигналу RDY. Підтверджує адресацію до даного ПВВ.

RESET – сигнал скиду МП ВМ86.

CLK – тактовий сигнал МП ВМ86.

READY – сигнал готовності для МП ВМ86.

Схема підключення до ГТС кварцового резонатора та RC-схеми показана на рис. 6.

Рис. 6. Підключення RC-схеми

2.3. Буферні регістри та шинні формувачі

2.3.1. Буферні регістри (БР) КР580ИР82(83)

БР складаються із 8 тригерів з вихідними схемами із трьома станами, загальними сигналами запису STB і керування вихідними схемами . УГП БР ИР82 показано на рис. 7.

Рис. 7. УГП КР580ИР82

STB – строб запису. Запис коду DI (7:0) в регістр відбувається при переході сигналу STB з високого рівня до низького. – виключення виходів DО (7:0).

Продовження дод. А

В БР ИР83 інформаційні виходи в DО (7:0) – інверсні.

2.3.2. Шинні формувачі (ШФ) КР580ВАВА86(87)

ШФ використовуються для побудови двунаправлених буферів. УГП ШФ ВА86 представлено на рис. 8.

Рис. 8. УГП КР580ВА86

ШФ 8-розрядний з загальними сигналами Т і . – виключення виходів. Т – сигнали керування напрямком передачі

2.4. Контролер системної шини (КСШ) К1810ВГ88

В залежності від стану МП ВМ86 контролер керує обміном даними між ЛШ МП і зовнішньою (системною) шиною МК при наявності доступу до шин МП. КСШ синхронізується ГТС ГФ84 і керує шинними формувачами, регістрами, ПВВ та пам’яттю.

УГП КСШ ВГ88 показано на рис. 9.

Рис. 9. УГП КСШ К1810ВГ88

Продовження дод. А

– входи сигналів стану МП ВМ86. КСШ декодує ці сигнали і формує командні сигнали та сигнали керування (див. табл. 2).

CLK – вхідний сигнал синхронізації КСШ.

– сигнал керування формуванням командних сигналів.

CEN – сигнал керування формуванням командних сигналів та сигналу DEN.

IOB – вибір режиму роботи КСШ

– сигнал читання із пам'яті.

– сигнал запису в пам'ять.

– сигнал вводу із ПВВ.

– сигнал виводу на ПВВ.

– сигнал керування шинними формувачами. Визначає напрямок передачі

DEN – включення шинного формувача.

– строб запису адреси з локальної шини МП в регістр адреси.

Режим роботи КСШ встановлюється сигналом IOB.

Режим роботи із системною шиною (IOB=0) КСШ формує командні сигнали та сигнали ALE, DEN, керування фіксаторами адреси і шинними формувачами. В однопроцесорному МК на входах КСШ формуються постійні значення сигналів AEN=0 і CEN=1, які дозволяють видачу командних сигналів та сигналів керування.

Схема включення КСШ та структура процесора показана на рис. 10.

У мінімальному режимі системні сигнали можуть формуватись на основі елементів “АБО-НІ” або декодера на три входи (рис. 11).

Продовження дод. А

Рис. 10. Структура процесора МК (максимальний режим)

Рис. 11. Формування системних сигналів (мінімальний режим)

Продовження дод. А

3. Пам'ять

3.1. Банки пам'яті

Пам'ять МК структурно складається із оперативної (RAM) і постійної ROM. При підключенні пам'яті до системної шини необхідно забезпечити передачу як 2-байтних слів так і окремих байтів. Для цього пам'ять МК реалізується у вигляді двох банків (рис. 12). Молодший банк L підключається до ліній даних D(7:0) і містить байти з парними адресами (A(0)=0). Старший банк H – до ліній даних D(15:8) і містить байти з непарними адресами (А(0)=1). Кожне слово передається за один цикл шини, якщо слова розміщені з парних адрес. Передачу байтів і слів забезпечує адресна лінія А(0) та сигнал (табл. 1).

Рис. 12. Банки пам'яті

– сигнали вибору банків пам'яті.

3.2. Розподіл адресного простору пам'яті

Адресний простір пам'яті АП=128Кбайт розподіляється для розміщення підмножин адрес RAM та ROM.

Підмножина адрес RAM

; число 16 – річних цифр в адресі дорівнює 16/4=4.

Відносний діапазон адрес RAM (0000h – FFFFh).

Підмножина адрес ROM

; число 16 – річних цифр в адресі дорівнює 13/4=3 та 1 в залишку.

Відносний діапазон адрес ROM (0000h – 1FFFh).

Продовження дод. А

Адресний простір пам'яті АП=128Кбайт. Необхідна розрядність адреси

Число 16-річних цифр 17/4=4 та 1 в залишку.

Діапазон адрес АП (00000h – 1FFFFh).

	АП пам'яті
00000h   0FFFFh	RAM
10000h   11FFFh	ROM
1FFFFh

Рис. 13. Розподіл АП пам'яті

Максимальне значення адреси пам'яті .

Цьому значенню Аmax відповідає довжина двійкового адресного коду n=17 біт.

Таким чином, адресна шина МК має 17 ліній.

Значення біта А(16) визначає області RAM і ROM в АП пам'яті МК.

Структура пам'яті МК показана на рис. 14.

Рис. 14. Організація пам'яті МК

Продовження дод. А

3.3. Оперативна пам'ять МК

В МК використовується статична оперативна пам'ять. Вона складається з двох банків H та L, кожний з яких має організацію (32Кх8). Банк реалізується на статичній ВІС КР537РУ17 (рис. 15), яка має наступні параметри:

Рис. 15. УГП КР537РУ17

організація – 8Кх8; час вибірки адреси – 200 нс; напруга живлення – 5В; споживана потужність: в режимі звернення – 479 мВт; в режимі зберігання – 22 мВт.

Запам’ятовуючий масив (ЗМ) банка має організацію t×S, де t – число рядків, S – число стовпчиків.

, t=4, S=1.

Банк RAM складається з 4 рядків та одного стовпчика. Рядкам присвоюються адреси 0,1,2 та 3. Розрядність адреси рядка

.

Адреса звернення до RAM:

A(15:0)=A(15:14).A(13:0),

де A(15:14) – адреса рядка; A(13:0) – адреса елемента даних ВІС.

Функціональна схема RAM МК представлена на рис. 16.

Продовження дод. А

Рис. 16. Функціональна схема RAM МК

Мікросхеми DD1 – DD8 складають запам’ятовуючий масив пам'яті RAM.

Мікросхема DD10 є декодером вибору рядка ВІС ЗМ. Реалізована на ІМС КР1533ИД14.

CRAM – контролер RAM. В залежності від сигналу звернення або формує командний сигнал роботи ВІС РУ17

Продовження дод. А

Функціональна схема необхідна для створення принципіальної схеми пам'яті RAM МК.

3.4. Постійна (енергонезалежна) пам'ять ROM

Рис. 17. УГП КР556РТ16

Основний режим роботи – видача 16 – бітових слів. . Використовуємо ВІС КР556РТ16 (рис. 17): організація – 8Кх8; час вибірки адреси – 85 нс; напруга живлення – 5В; споживана потужність – 1000 мВт.

ЗМ складається з одного рядка (t=1) та двох стовпчиків (S=2). Принципіальна схема ROM МК представлена на рис. 18.

Рис. 18. Принципіальна схема ROM МК

Продовження дод. А

4. Система вводу/виводу

Пристроями вводу/виводу в даному варіанті МК є звуковий динамік та світлодіод. Для їх адресації використовується АП вводу/виводу розміром

(0–255). Керування цими ПВВ здійснюється 2-байтовою командою OUT АПВВ.

4.1. Розподіл АП вводу/виводу

Розподіл АП вводу/виводу показаний на рис. 19, де ЗД – звуковий динамік, СД1 – світлодіод.

00h
20h	ЗД
30h	СД1
40h	СД2
FFh

Рис. 19. АП вводу/виводу

4.2. Світлодіод

Відображає інформацію у вигляді світлової крапки (зелена, жовта, червона). Вольтамперна характеристика світлодіоду АЛ307 показана на рис. 20.

Рис. 20. Світлодіод АЛ307

АЛ307АМ – червоний, АЛ307ВМ – зелений, АЛ307ЕМ – жовтий. Iпр – прямий струм, Uпр – падіння прямої напруги.

Варіант реалізації програмного керування світлодіодом АЛ307 показаний на рис. 21.

Продовження дод. А

Рис. 21. Схема керування АЛ307

Принципіальна схема керування одним світлодіодом АЛ307 показана на рис. 22.

Рис. 22. Принципіальна схема програмного керування світлодіодом

4.3. Звуковий динамік

Джерелом звукових коливань є програмований таймер (ПТ) К1810ВИ54 (К580ВИ53). Структурна схема програмного ЗД представлена на рис. 23.

Рис. 23. Програмований ЗД

Продовження дод. А

4. Структурна схема МК

Об’єднаємо попередні структури: процесора, пам'ять та систему вводу/виводу, структурну схему МК. Формат креслення – А4.

6. Принципіальна схема МК

Вихідними даними є структурна схема та елементна база. Формат креслення – А3.

Додаток Б

Варіанти завдань КП

№	Режим МП	АП пам'яті Кбайт	Пам'ять	АП вводу/виводу	ПВВ	Інтер. ПВВ
RAM Кбайт	RОM Кбайт	Кл	Дис.	СД	ЗД
			64/S						+
			32/S
									+
		1M		32/PF					+
			16/S						+
			8/S	4/PF
			16/S
		1M	256/D						+
			32/S	1/PT					+
				32/PF
			64/S						+
			16/S	8/PF
			32/S	4/PF					+
		1M	128/D	8/PE					+
			4/S	1/PE
			16/S						+
			64/D						+
			128/D
			256/D						+
		1M	128/D	32/PF					+
			4/S						+
			16/S						+
			64/S						+
				64/PF					+
			64/D						+
			128/D
		1M		32/PF
			16/S						+
			8/S	1/PF					+
			16/S						+
		1M	32/S						+
			256/D						+
			64/S
									+
			128/S
		1M		56/PF					+
			256/D
			64/S						+
			32/S	8/PP
			4/S	2/PE					+
		1M	256/D
			128/D						+
			64/S						+
				56/PF

Продовження дод. Б

			8/S	2/PP					+
		1M	128/D						+
			64/S	8/PP					+
			32/S						+
			64/S						+
			4/S	/PP					+
		1M	256/D						+
			128/D						+

де ; КЛ – клавіатура (число клавіш); СД – світлодіод; ЗД – звуковий динамік; ДИС – 7-сегментний дисплей; ; АП – адресний простір.

Список літератури

1. Микропроцессорный комплект К1810: Структура, программирование, применение. Справочная книга / Ю.М. Казаринов и др. – М.: Высш. шк., 1990. – 269 с.

2. Самофалов К.Г. и др. Микропроцессоры. – К.: Техніка, 1986. – 278 с.

3. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник. – 2-е изд. перераб. и доп. – М.: Радио и связь, 1990. – 512 с.

4. Архітектура комп’ютерів. Інтегральні мікросхеми серії КР1533. / Єфимець В.М., Зибін С.В., Коженевський С.Р. – К.: ДУІКТ, 2007. – 27 с.

5. Архітектура комп’ютерів. Великі інтегральні схеми пам'яті. / Єфимець В.М., Зибін С.В., Коженевський С.Р. – К.: ДУІКТ, 2007. – 37 с.

Дата добавления: 2014-12-16