Архитектура ЭВМ 2 страница

Рис. 6.6. Упрощенная схема шины PCI Express

Передача данных ведётся пакетами. В пакете могут содержаться служебные сигналы, адреса или данные. Пакеты отправляются одновременно по всем доступным линиям. Применяется избыточное кодирование, при котором на каждые 8 бит добавляется 3 бита. Управление шиной ведётся контроллером, который называется Host Bridge.

Рис. 6.6. Упрощенная схема шины Hyper Transport

Шина Hyper Transport также использует канал, состоящий из множества линий связи, причём канал можно сконфигурировать на разное число линий передачи и линий приёма. В состав канала входят также отдельные линии управления и линии синхронизации (тактовых импульсов).

Данные упаковываются в пакеты стандартного вида, содержащие 32-бит­ные слова. Первым идёт управляющее слово. Если пакет содержит адрес, то последние 8 бит управляющего слова присоединяются к следующему слову и вместе с ним образуют 40-битный адрес. Возможна и 64-битная адресация при соответствующем управляющем слове. Данные передаются 32-битными словами вне зависимости от реальной длины данных.

Посылка данных происходит и по переднему, и по заднему фронту синхронизирующих импульсов. В двунаправленном режиме 32-битная шина обеспечивает пропускную способность до 41,6 Гбайт/с.

Рис. 6.6. Упрощенная схема шины QPI

Шина QPI организует канал из 20 линий передачи и 20 линий приёма. Кроме них в канал входят линии тактовых импульсов для передачи и приёма данных. Пропускная способность шины составляет 12,8 Гбайт/с в каждую сторону или 25,6 Гбайт/с суммарно.

Шины последовательного интерфейса поддерживают асинхронный и изохорный режимы передачи данных. В первом режиме устройства обмениваются запросом и положительным (ASK) или отрицательным (NASK) ответом. Отрицательный ответ формируется при обнаружении ошибки. Тогда передача будет повторяться до тех пор, пока информация не будет принята правильно, или пока не будет зафиксирована неустранимая ошибка.

Во втором режиме проверка правильности приёма не производится. В этом режиме производятся потоковые передачи аудио- и видео данных в реальном масштабе времени. Для передач обеспечивается определённая пропускная способность шины, обеспечивающая приемлемую задержку сигнала. Однако доставка информации не гарантируется.

Среди относительно новых шин для присоединения внешних устройств интереса заслуживают шины USB, Bluetooth, IrDA и FireWare, рассмотренные в разделе 5.

6.4. Устройства прямого доступа к памяти.

Принципиально возможны три способа организации процесса ввода-вывода:

· ввод/вывод с опросом;

· ввод/вывод по прерываниям;

· ввод/вывод с прямым доступом к оперативной памяти.

Первые два способа загружают процессор медленными операциями ввода/вывода. Поэтому они непригодны для ввода/вывода больших объёмов информации в высокопроизводительных вычислительных системах.

Для организации ввода/вывода без загрузки центрального процессора медленными операциями необходимо обеспечить внешним (периферийным) устройствам прямой доступ к памяти без участия процессора. Эту задачу решает контроллер прямого доступа к памяти (ПДП). Схема организации ввода/вывода с прямым доступом к памяти показана на рис. 6.7.

Рис. 6.7. Организация ввода/вывода с прямым доступом к памяти с общей шиной

Перед осуществлением операции ввода/вывода с прямым доступом к памяти контроллер процессор должен сообщить контроллеру ПДП следующую информацию:

· вид запроса (чтение или запись);

· адрес устройства ввода/вывода;

· адрес начальной ячейки блока памяти, являющейся источником/приём­ником данных;

· количество слов данных, подлежащих вводу/выводу.

Вид запроса и адрес устройства ввода/вывода пересылаются в логику управления. Размер блока данных в словах пересылается в счетчик данных, адрес начальной ячейки памяти, являющейся источником/приёмником данных – в регистр адреса. Процесс записи перечисленных данных в контроллер ПДП называется инициализацией контроллера. Процесс ввода и вывода данных с ПДП показан на рис. 6.8. Инициатором процесса ввода/вывода может быть как процессор, так и периферийное устройство.

	ША ЧТЗУ ЗПЗУ ШД ВЫВ ВВ ПУ ОП

t

Рис. 6.8. Временная диаграмма процессов ввода/вывода с ПДП
(ОП – основная память, РА – регистр адреса, ПУ – периферийное устройство,
ЛУ – логика управления, ЧТЗУ, ЗПЗУ, ВЫВ, ВВ – сигналы управления
согласно рис. 6.7)

При выводе данных в момент t1 контроллер выставляет адрес ячейки памяти на шину адреса. В момент времени t2 формируется сигнал ЧТЗУ (чтение запоминающего устройства), и на шине данных появляются данные из памяти. В момент t3 формируется сигнал ВЫВ (вывод) и периферийное устройство (ПУ) читает данные с шины данных в течение интервала времени t3 – t4.

При вводе данных в момент t5 контроллер выставляет адрес периферийного устройства из логики управления и в момент времени t6 формирует сигнал ВВ (ввод). На шине данных появляются данные из периферийного устройства. В момент времени t7 на шину адреса выставляется адрес ячейки памяти. В момент времени t8 формируется сигнал ЗПЗУ (запись в запоминающее устройство), и основная память (ОП) читает данные с шины данных в течение интервала времени t8 – t9.

Прямой доступ к памяти может осуществляться в одном из трёх режимов:

· режим блочной пересылки, предусматривающий полный захват контроллером ПДП системной шины на всё время пересылки блока данных;

· режим с пропуском цикла, предусматривающий предоставление системной шины процессору после каждой операции со словом данных;

· прозрачный режим, предусматривающий захват системной шины контроллером ПДП только в те циклы, когда с ней не работает процессор.

Следует иметь в виду, что контроллер ПДП может вмешаться в процесс выполнения текущей команды только в определённые моменты цикла выполнения команды.

На рис. 6.7 показан вариант конфигурации ПДП с общей шиной, в котором все участники обмена данных подключены к системной шине. Возможны и другие варианты: с многоканальным контроллером ПДП и с двумя системами шин. В первом из них периферийные устройства через контроллер ПДП, который имеет порты подключения периферийных устройств. В варианте с двумя системами шин к системной шине подключены процессор, основная память и контроллер ПДП. Контроллер же имеет ещё один порт, с помощью которого он образует шину ввода/вывода. Периферийные устройства подключаются не к системной шине, а к шине ввода/вывода.

6.5. Канальные системы ввода/вывода

Дальнейшим развитием идеи прямого доступа являются следующие усовершенствования архитектуры подсистемы ввода-вывода:

· придание контроллеру ПДП прав процессора;

· создание в контроллере ПДП с правами процессора локальной памяти.

Реализация только первого шага даёт результат, условно называемый каналом ввода/вывода. Результат реализации обоих шагов условно называется процессором ввода/вывода. Получающиеся при этом архитектуры системы вво­да/вывода называются канальными (рис. 6.9).

Рис. 6.9. Архитектура канальной системы ввода/вывода

Усовершенствованный модуль ввода/вывода получил на рис. 6.9 название "Канал ввода/вывода". Периферийные устройства ввода/вывода (ПУ) подключены к каналу через блоки управления периферийными устройствами (БУПУ), причём отдельные ПУ могут управляться двумя БУПУ. В локальной памяти канала образуются подканалы управления периферийными устройствами.

Программы, хранящиеся в основной памяти, делятся на две группы: программы для центрального процессора и программы для канала ввода/вывода (канальные программы). Обращение к каналу ввода/вывода происходит из программы для центрального процессора. В этом обращении передаётся сигнал "Внимание" и сообщается минимум информации для организации ввода/вывода каналом. Далее канал начинает выполнять одну из своих канальных программ, а процессор продолжает выполнять свою программу.

Обмен информацией между периферийным устройством и основной памятью происходит в режиме прямого доступа к памяти. В процессе выполнения канальной программы периферийные устройства могут разделять канал методом квантов времени (мультиплексный режим) или захватывать канал целиком (монопольный режим). Выполнение канальной программы завершается запросом прерывания для сообщения о том, что данные записаны в память или прочитаны из неё.

Контрольные вопросы

1. Поясните систему непосредственных связей процессора и устройств вычислительной машины. Каковы её недостатки?

2. Поясните одношинную систему соединений процессора и устройств компьютера. Каковы её достоинства и недостатки?

3. Поясните двухшинную систему соединений процессора и устройств ком­пьютера. Каковы её достоинства и недостатки?

4. Поясните иерархическую систему соединений процессора и устройств компьютера. Каковы её достоинства и недостатки?

5. Что такое шина?

6. Как классифицируются современные шины по назначению?

7. Поясните современную систему шин, соединяющих процессор и внутреннюю память.

8. Что такое системная шина?

9. Поясните порядок обмена данными по системной шине?

10. Что такое мультиплексируемая системная шина? Как происходит обмен данными по мультиплексируемой шине?

11. Поясните состав шины управления.

12. Что такое конфликт на шине? Какими средствами он разрешается?

13. Поясните централизованную параллельную систему арбитража шины.

14. Поясните централизованную последовательную систему арбитража шины.

15. Поясните децентрализованную систему арбитража системной шины

16. Поясните временную диаграмму синхронного протокола системной шины?

17. Поясните временную диаграмму асинхронного протокола системной шины?

18. Кто является разработчиком стандартов системных шин? Какова область применения стандартов системных шин

19. Как различаются системные шины по назначению? Приведите примеры.

20. Что такое параллельные системные шины? Назовите несколько разновидностей параллельных системных шин.

21. Что такое последовательные системные шины? Назовите несколько разновидностей последовательных системных шин.

22. Дайте характеристику системной шины PCI.

23. Поясните структурную схему шины PCI.

24. Как производится передача данных по шине PCI?

25. Как данные, передаваемые по шине PCI, защищаются от ошибок передачи и приёма?

26. Как осуществляется управление при обмене данными по шине PCI?

27. Как осуществляется синхронизация ведущего и ведомых устройств при обмене данными по шине PCI?

28. Дайте характеристику шины Hyper Transport.

29. Каковы возможности конфигурирования канала шины Hyper Transport?

30. Поясните структурную схему шины Hyper Transport.

31. В какой форме передаются данные по шине Hyper Transport?

32. Как формируются пакеты при обмене данными по шине Hyper Transport?

33. Как образуется 40-битный адрес при обмене данными по шине Hyper Transport?

34. Как используются фронты синхронизирующих импульсов в шине Hyper Transport?

35. Поясните структурную схему шины QPI.

36. Что такое изохорный режим передачи данных? Для чего он применяется?

37. Какова процедура асинхронного обмена данных по шине QPI?

38. Как обеспечивается защита передаваемых данных от искажения в асинхронном режиме передачи данных по шине QPI?

39. Что такое ввод/вывод с прямым доступом к памяти?

40. Какова структура контроллера прямого доступа к памяти?

41. Поясните систему сигналов контроллера прямого доступа к памяти.

42. Поясните схему взаимодействия памяти и внешних устройств при вводе данных с прямым доступом к памяти при наличии общей шины, двух шин и многоканального контроллера прямого доступа к памяти.

43. Поясните схему взаимодействия памяти и внешних устройств при выводе данных с прямым доступом к памяти при наличии общей шины.

44. Какова процедура ввода и вывода данных с прямым доступом к памяти?

45. Поясните временную диаграмму процессов обмена данными с применением прямого доступа к памяти.

46. Поясните режимы блочной пересылки, пропуска цикла и прозрачный в системах с прямым доступом к памяти?

47. Что такое канальные системы ввода/вывода?

48. Поясните структурную схему канальной системы ввода/вывода.

49. Каковы режимы разделения канала ввода/вывода внешними устройствами.

7. АППАРАТНО-ПРОГРАММНЫЕ СРЕДСТВА ДЛЯ РЕАЛИЗАЦИИ МНОГОПРОГРАММНЫХ РЕЖИМОВ РАБОТЫ

7.1. Система адресации в реальном и защищенном режиме работы ЭВМ и ВС на базе микропроцессоров Intel.

Микропроцессоры Intel изначально предназначались для однопрограммных вычислительных систем. В этом режиме используется организация памяти в виде сегментов, и физический адрес ячейки памяти вычисляется на основе базового адреса и смещения. Базовый адрес это адрес начала сегмента памяти, а смещение – относительный адрес ячейки памяти внутри сегмента. При вычислении физического адреса команды адрес сегмента хранится в регистре CS процессора, а смещение – в регистре IP. При вычислении адреса данных базовый адрес хранится в регистре DS, а смещение в одном из регистров ВХ, ВР, SI или DI. Сегментные регистры CS, DS, SS, ES, FS и GS имеют 64-битные описания (дескрипторы), которые в реальном режиме хранят права доступа, адрес начала сегмента (базовый адрес) и длину сегмента. Дескрипторы сегментов доступны только процессору.

Вычисление физического адреса команды показано на рис. 7.1. Базовый адрес (адрес сегмента) из 16-байтного регистра перемещается в арифметико-логическое устройство (АЛУ). Далее он посредством сдвига влево на 4 позиции умножается на 16. Физический адрес получается сложением полученного результата со смещением, хранящимся в 16-битном регистре IP.

CS 15 0		АЛУ 19 3 0
Базовый адрес	Базовый адрес
	+
			IP 15 0
			Смещение
		АЛУ 19 3 0
	Физический адрес

Рис. 7.1. Вычисление физического адреса команды в реальном режиме

Недостатками такой адресации являются:

· ограниченное адресное пространство (до 1 мегабайта плюс примерно 64 килобайта старшей области памяти для процессоров старше i80286);

· свободный доступ для любых программ к любым областям данных, что представляет потенциальную опасность для целостности операционной системы.

Этих недостатков полностью лишена схема адресации памяти, которая используется в защищённом режиме. Защищённый режим предназначен для мультипрограммных систем и предусматривает выделение в общем адресном пространстве индивидуальных (локальных) адресных пространств, выделенных каждому процессу. Общее адресное пространство описывается таблицей GDT (Global Descriptor Table), а локальные адресные пространства – в таблицах LDT (Local Descriptor Table) задач. В таблице GDT хранятся адреса сегментов кода, сегментов данных и системных сегментов, а также адреса входа в различные процедуры и функции.

Адреса таблиц GDT и LDT хранятся в регистрах GDTR и LDTR процессора. Оба эти регистра, как и сегментные регистры, имеют 64-битные дес­крипторы, которые доступны только процессору.

В защищённом режиме содержимое сегментных регистров интерпретируется совсем иначе, чем в реальном:

· два младших бита регистра образуют поле уровня привилегий RPL и определяют запрашиваемый уровень привилегий;

· второй бит выделен под индикатор таблицы сегментов и определяет принадлежность сегмента общему (TI = 0) или локальному (TI = 1) адресному пространству;

· биты 3 – 15 содержат номер (индекс) сегмента в соответствующей таблице дескрипторов.

Поэтому сегментные регистры в терминах защищённого режима называются селекторами сегментов.

Для управления задачами микропроцессоры поддерживают информационную структуру, называемую дескриптором задачи. В дескрипторе задачи имеется часть, которая инвариантна[23] по отношению к операционной системе и называется сегментом состояния задачи (TSS). Процессоры с архитектурой IA32 работают именно с сегментом состояния задачи, который содержит контекст задачи, т.е. данные, которые необходимы для продолжения выполнения задачи после её прерывания естественным или принудительным образом.

Дескрипторы сегментов TSS содержатся в таблице общего адресного пространства GDT, а сами сегменты TSS содержат адреса адресных пространств задач в таблице локальных адресных пространств (LDT). Для доступа к TSS процессор имеет регистр задач (TR). В одном из полей регистра TR хранится селектор на сегмент TSS выполняемой задачи.

Схема формирования виртуального адреса команды показана на рис. 7.2. Диспетчер задач переключает операционную систему на выполнение конкретной задачи. В этот момент в регистр TR выбирается её TSS. Исходными данными для расчёта адреса являются данные в видимых частях регистра TR и CS.

Поле LDTR из сегмента TSS определяет индекс дескриптора "Дескриптор_1", содержимое регистра CS – индекс дескриптора "Дескриптор_2".

Операционная система анализирует состояние бита TI и в зависимости от его состояния определяет адрес регистра CS. Если бит TI = 0 то адрес сегмента кода загружается в теневую часть регистра CS из дескриптора "Дескриптор_1". Если бит TI = 1 то сначала по индексу дескриптора TSS (поле LTDR) в таблице GDTR выбирается дескриптор "Дескриптор_1". Он содержит адрес нужной таблицы LDTR. Этот адрес загружается в теневую часть регистра LDTR и выбирает нужную таблицу LDT. Базовый адрес в этом случае загружается в теневую часть регистра CS из дескриптора "Дескриптор_2".

Адрес команды в сегменте кода определяется как сумма базового адреса и смещения. Никаких операций умножения в этом случае не применяется, в отличие от реального режима.

Рис. 7.2. Схема образования адреса в защищённом режиме

Дескрипторы помимо адресов таблиц или сегментов содержат также размеры таблиц и сегментов. Поэтому защищённость процессов, созданная выделением отдельных сегментов адресного пространства, усиливается механизмом проверки допустимости индексов и смещения. Если индексы таблиц GDT или LDT превышают размеры таблиц, или смещение превышает размер сегмента кода, то такая команда не выполняется и генерируется сообщение об ошибке.

Кроме того, командам запрещено модифицировать код программы, содержащейся в сегменте кода. Принятые меры достаточно надёжно блокируют всякие попытки процессов разрушить коды или данные других процессов.

7.2. Система адресации для процессоров с сокращенным, длинным и сверхдлинным набором команд.

8. ПАРАЛЛЕЛЬНЫЕ ВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ

8.1. Скалярные ВС

8.2. Суперскалярные ВС

8.3 Векторные ВС

8.5. Кластеры

9. ПЕРСПЕКТИВЫ РАЗВИТИЯ ЭВМ И ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ

9.1. Оптические и оптоэлектронные ЭВМ

9.2. Системы искусственного интеллекта

СПИСОК ЛИТЕРАТУРНЫХ ИСТОЧНИКОВ

1. Орлов С.А., Цилькер Б.Я. Организация ЭВМ и систем: учебник для вузов, 2-е изд. –СПб.: Питер, 2011. – 688 с.

2. Гук М. Аппаратные средства IBM PC. Энциклопедия, 2-е изд. – СПб.: Питер, 2001. – 928 с.

3.

[1] Von Neumann, J., First Draft of a Report on the EDVAC, Moor Scool, University of Pensilvania, 1945

[2] Архитектура с общей памятью команд и данных называется принстонской. Существует и архитектура с двумя запоминающими устройствами для команд и данных, которая называется гарвардской архитектурой. По это й архитектуре построены современные микропроцессоры общего назначения фирм Intel, Atmel и др.

[3] Ячейки памяти могут использовать разные элементы: линии задержки, магнитные сердечники, электронные лампы, транзисторы, диоды и т.д.

[4] Может быть интегрирован в процессор

[5] Видеокарты – относительно несложные видеоадаптеры, основой которых являются контролер электронно-лучевой трубки (ЭЛТ) и видеопамять. Контроллер ЭЛТ считывает данные из видеопамяти и создаёт сигналы управления монитором. Графический ускоритель – видеоадаптер, использующий свой процессор, который работает независимо от центрального процессора и не конкурирует с ним при получении доступа к ОЗУ и шине компьютера.

[6] Инкремент – добавление единицы в младший разряд регистра, декремент – вычитание единицы младшего разряда из содержимого регистра

[7] Сдвиг данных – это перенос содержимого всех битов регистра на одну позицию влево или вправо. При выполнении этой операции один бит покидает регистр ("вытесняется" из регистра). При арифметическом сдвиге втесненный бит теряется, при циклическом – заполняет освободившийся младший или старший бит регистра.

[8] По материалам [1].

[9] Нумерация банков и ячеек внутри банка начинается с нуля

[10] Исключением является накопитель на магнитной ленте

[11] Накопители со съёмными магнитными дисками называются накопителями с гибкими дисками, обозначаются FDD и имеют в настоящее время, скорее, исторический, чем практический интерес. На современных системных блоках сейчас редко встречаются FDD.

[12] Фактически это четыре разных формата записи дисков, так называемые форматы плюс и минус. Современные дисководы работают и с форматами плюс, и с форматами минус.

[13] На старых системных платах присутствовал сигнал KB-Reset#, сбрасывавший клавиатуру импульсом низкого уровня.

[14] В данном учебном пособии не рассматриваются различные исполнения клавиатуры: эргономические, защищённые от влаги, со щелчком клавишей и без него и т.д.

[15] Bus Mouse и Serial Mouse устарели и здесь подробно не рассматриваются.

[16] Чипсет – специализированный набор микросхем для создания персонального компьютера. В частности в этот набор входят микросхемы, называющиеся "Северный мост" и "Южный мост".

[17] Существуют и другие способы, не получившие пока широкого распространения: с помощью газопламенных и электролюминесцентных панелей, дисплеев на светящихся полимерных полупроводниках и плоских дисплеев, использующих эффект свечения люминофора под действием потока электронов.

[18] В этом случае говорят об отображении пикселов в видеопамяти

[19] Композитный видеосигнал – это видеосигнал, все составляющие которого передаются по одному проводу. Обеспечивает не очень высокое качество ТВ-изображения. S-видео сигнал – видеосигнал, использующий две компоненты (цветность и яркость) и передающийся по двум сигнальным линиям.

[20] В современных адаптерах дисплея введены средства распознавания монитора и выбора соответствующего интерфейса. Это позволяет обойтись малым количеством разъёмов адаптера, использующихся для подключения монитора. Современный адаптер может иметь разъёмы для подключения аналогового и цифрового монитора и видеовыход для подключения стандартного телевизора. Назначения контактов разъёмов подключения монитора подробно описано в [2].

[21] Для измерения скорости обмена часто применяется единица измерения 1 бод. Она соответствует 1 бит/с при передаче двоичного кода и показывает частоту изменения состояния канала от нулевого потенциала к потенциалу логического нуля или логической единицы. Для современных модемов, использующих недвоичное кодирование эта единица некорректна..

[22] Во Франции нижняя частота канала связи BlueTooth не менее 2454 МГц.

[23] Инвариантность – постоянство, независимость от чего-либо. Инвариантность по отношению к операционной системе – независимость от операционной системы.

(конспект лекций)

Иваново – 2012

Оглавление

ВВЕДЕНИЕ.. 4

1. ИСТОРИЯ РАЗВИТИЯ ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКИ. КЛАССИФИКАЦИЯ И ОСНОВНЫЕ ХАРАКТЕРИСТИКИ ВЫЧИСЛИТЕЛЬНЫХ МАШИН И СИСТЕМ... 5

1.2. Нулевое поколение. 5

1.3. Первое поколение. 7

1.4. Второе поколение. 7

1.5. Третье поколение. 7

1.6. Четвёртое поколение. 8

1.7. Пятое поколение. 8

1.8. Шестое поколение. 9

1.9. Классификация ЭВМ... 9

2. ПРИНЦИПЫ ПОСТРОЕНИЯ ЭВМ И ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ... 15

2.1. Архитектура фон Неймана. 15

2.2. Структурная схема персонального компьютера. 18

2.3. Структурные схемы вычислительных систем.. 21

2.4. Внутренние устройства персонального компьютера и их характеристики. 22

2.4.1. Центральный процессор. 22

2.4.2. Оперативное запоминающее устройство. 23

2.4.3. Постоянное запоминающее устройство. 24

2.4.4. КЭШ-память. 25

2.4.5. Энергонезависимое оперативное запоминающее устройство. 26

3. АРХИТЕКТУРА ВНУТРЕННИХ УСТРОЙСТВ ПЕРСОНАЛЬНОГО КОМПЬЮТЕРА.. 28

3.1. Архитектура процессора. 28

3.2. Архитектура оперативной памяти. 31

3.2.1. Блочная организация памяти. 31

3.2.3. Синхронные и асинхронные запоминающие устройства. 34

3.3. Очередь и стек, их назначение и система адресации. 39

4. ВНЕШНИЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА.. 42

4.1. Характеристики, организация, и принципы работы внешней памяти ЭВМ и ВС. 42

4.2. Накопители на магнитных дисках для устройств памяти с прямым доступом.. 44

4.3. Накопители на магнитных носителях для устройств памяти с последовательным доступом. 47

4.4. Устройство и принцип работы накопителей на оптических дисках. 50

4.5. Устройство и принцип работы флеш-памяти NOR и NAND.. 51

5. УСТРОЙСТВА ВВОДА И ВЫВОДА.. 54

5.1. Общие принципы организации системы ввода-вывода. 54

5.2. Принципы работы и организация клавиатуры.. 57

5.2.1. Массивы клавишей, кнопок и индикаторов. 59

5.2.2. Скан-коды клавиатуры.. 60

5.2.3. Контроллер интерфейса клавиатуры.. 60

5.2. Принципы работы и организация мыши. 61

5.3. Принципы работы и организация видеоподсистемы.. 63

5.3.1. Принципы формирования изображения и режимы работы монитора. 63

5.3.2. Архитектура видеоподсистемы.. 65

5.3.3. Интерфейсы дисплеев и адаптера. 67

5.4. Архитектура аудиоподсистемы.. 71

5.4.1. Звуковые карты.. 72

5.4.2. Входные и выходные аудиоустройства. 74

5.5. Принципы работы и организация портов. 75

5.5.1. Принципы передачи данных. 75

5.5.2. Последовательный Com-порт. 76

5.5.3. Параллельный порт LPT. 79

5.5.4. USB-порт. 80

5.5.5. Инфракрасный IrDA-порт. 82

5.5.6. Радиоинтерфейс BlueTooth. 83

5.5. Принципы работы и организация принтеров. 84

5.6. Принципы работы и организация сканеров. 84

6. ОРГАНИЗАЦИЯ ОБМЕНА ИНФОРМАЦИЕЙ МЕЖДУ ЦЕНТРАЛЬНЫМ ПРОЦЕССОРОМ, ВНУТРЕННЕЙ ПАМЯТЬЮ И ВНЕШНИМИ УСТРОЙСТВАМИ.. 85

Дата добавления: 2015-04-25