Структуры МВС с процессорами Magny--Cours

При создании двухсокетных 24-х ядерных систем реализуется следующая топология: один узел каждого процессора посредством 16-разрядной шины HyperTransport подключается к системе, тогда как два оставшихся узла будут "общаться" посредством того же интерфейса, но уже друг с другом, объединяя тем самым два процессора в единый кластер.

Гораздо сложнее топология в случае четырехсокетных систем с 48-ю ядрами. По-прежнему один узел будет применяться для работы с системой, зато второй узел ответственен за работу с тремя соседними процессорными разъемами. Правда, в этом случае будет использоваться уже 8-разрядный интерфейс для передачи данных. Отметим, что в случае четырехсокетных (48-ми ядерных) вычислительных систем общая пропускная способность интерфейса процессор - оперативная память составит весьма значительные 170,4 Гб/с.

Производительность коммуникационной системы, объединяющей процессоры в единый комплекс, не зависит от используемого набора системной логики.

Топология связей приведена на рис. 28.

Рис. 28. Структуры 2-х и 4-х сокетных систем с процессорами Magny-Cours.

Итак, можно увидеть, что в процессорах Magny—Cours фирма AMD устранила некоторые недостатки процессоров Barcelona, Shanghai, Istambul, а именно:

обеспечила связь между микросхемами в МВС по принципу «каждый с каждым». В 4-х сокетной МВС для обращения в самую удаленную оперативную память выполняется всего один переход, а не 2, как это было раньше.

реализовала контроллер оперативной памяти наиболее производительного стандарта DDR3.

Дата добавления: 2014-01-04