Циклы магистрали ISA

В режиме программного обмена информацией на магистрали выполняются 4 типа циклов:

- цикл записи в память;

- цикл чтения из памяти;

- цикл записи в устройство ввода-вывода;

- цикл чтения из устройства ввода-вывода.

Наиболее часто УС проектируются как устройства ввода-вывода.

Временные диаграммы циклов обмена для этого случая приведены на рис.1.

Циклы начинаются с выставления задатчиком адреса на линиях SA0 … SA15 и сигнала - SBHE.

SA0 … SA15 - фиксируемые адресные разряды - действительны в течение всего цикла обмена.

- SBHE. - System Bus High Enable - разрешение старшего байта - определяет тип цикла передачи данных (8- или 16-разрядный). Становится активным при передаче старшего байта или 16-разрядного слова, пассивен при передаче младшего байта. В режиме MASTER источником сигнала является устройство, захватившее магистраль.

BALE - Bus Address Latch Enable - разрешение защелкивания адреса - сигнал стробирования адресных разрядов. Его отрицательный фронт соответствует действительности адреса на линиях.

Несмотря на потенциальную возможность адресации по 16 линиям адреса, чаще всего используются только 10 младших линий SA0 … SA9, т.к. большинство разработанных плат расширения используют только их, и следовательно, за исключением особых случаев, нет смысла обрабатывать старшие разряды SA10 … SA15.

В ответ на получение адреса исполнитель, распознавший свой адрес, должен сформировать сигнал - I/O CS16 в случае, если обмен должен быть 16-разрядным.

(- I/O Cycle Select - выбор цикла для устройства ввода-вывода - сигнал выставляется устройством ввода-вывода для сообщения задатчику о том, что оно имеет 16-разрядную организацию; при отсутствии этого сигнала выполняется 8-разрядный обмен).

Далее следует собственно команда чтения или записи.

При цикле чтения задатчик выставляет сигнал - IOR, в ответ на который исполнитель (УС) должен выдать данные на шину данных.

Эти данные должны быть сняты исполнителем после окончания сигнала - IOR.

В цикле записи задатчик выставляет записываемые данные и сопровождает их стробом записи - IOW.

(Хотя в соответствии со стандартом установка записываемых данных предшествует выставлению - IOW, в некоторых ПК реализуется обратный порядок:

- сначала выставляется - IOW, а затем появляются данные.

Поэтому при проектировании УС надо рассматривать как момент действительности данных только задний (положительный) фронт сигнала - IOW.

В случае, когда УС не успевает выполнить требуемую от него команду в темпе магистрали, оно может приостановить на целое число периодов сигнала SYSCLK завершение цикла чтения или записи.

Это делается снятием (переводом в низкий уровень) сигнала I/O CH RDY (т.н. "удлиненный цикл") (I/O Channel Ready - готовность канала ввода-вывода).

Снятие производится в ответ на получение сигнала - IOR или - IOW.

Сигнал I/O CH RDY может удерживаться низким не более 15,6 мкс, в противном случае процессор переходит в режим обработки немаскируемого прерывания.

Однако некоторые изготовители ПК указывают в сопроводительной документации и другие допустимые величины этого временного интервала (например, 2,5 мкс), так что не следует ориентироваться на максимальную величину, указанную в стандарте, иначе нет гарантии работы УС во всех ПК.

На рис.2 приведены временные диаграммы циклов обмена с памятью (указаны только временные интервалы, отличающиеся от аналогичных на рис.1).

Для асинхронного режима (удлиненного цикла) здесь также используется сигнал I/O CH RDY.

УС, работающее как память, должно обрабатывать все адресные разряды, включая LA17 … LA23.

LA17 … LA23 - нефиксируемые адресные разряды. Используются для адресации памяти. Действительны только в начале цикла обмена. Исполнитель должен фиксировать их по отрицательному фронту сигнала BALE.

Помимо циклов программного обмена на магистрали могут выполняться также циклы прямого доступа к памяти (ПДП).

Так как магистраль имеет раздельные стробы чтения и записи для устройств ввода-вывода и для памяти, пересылка данных в режиме ПДП производится за один машинный цикл.

То есть если данные надо переслать из УВВ в память, то одновременно производится чтение данных из УВВ (по сигналу - IOR) и их запись в память (по сигналу - MEMW).

Аналогично производится пересылка данных из памяти в УВВ (по сигналам - MEMR и - IOW).

Цикл ПДП начинается с запроса ПДП от исполнителя, желающего произвести обмен, с помощью одного из сигналов DRQ.

После освобождения магистрали текущим задатчиком (например, ЦП), контроллер ПДП формирует соответствующий сигнал - DACK, говорящий о предоставлении ПДП запросившему его устройству.

Затем контроллер ПДП вырабатывает адрес ячейки памяти, с которой будет производиться обмен в текущем цикле, и сигнал AEN, который говорит УВВ о том, что к нему идет обращение в режиме ПДП.

После этого выставляется строб чтения (- IOR или - MEMR), в ответ на который источник передаваемых данных выставляет свою информацию на шину данных, а также строб записи (- MEMW или - IOW), по которому данные записываются в приемник данных.

Здесь так же, как и в обычном цикле, возможен асинхронный обмен (удлиненный цикл) с использованием сигнала I/O CH RDY.

Дата добавления: 2014-01-05