Организация ОЗУ

Физически ОЗУ состоит из 3х блоков:

1) ПП-матрицы ячеек памяти;

2) дешифратора адреса ячейки;

3) схемы (блока) управления.

Дешифрация адреса выбранной по программе ячейки ОЗУ осуществляется с помощью регистра адреса и 2х декодеров (дешифраторов), определяющих номер строки и номер столбца, на пересечении которых находится нужная ячейка. Распределение адресов происходит следующим образом: старшие байты адреса А12-А15 идут на контроллер памяти, который выдает сигнал выбор модуля CS на выбор соответствующей ИС памяти ПЛМ1, ПЛМ2, … Нумерация адресов в каждой логической матрице одинаковая, информация считывается из ячейки памяти той матрицы, которая получила сигнал выбор модуля – CS. Остальные разряды адреса А0-А11 распределяются между декодерами строк и столбцов – это процесс адресации нужной ячейки памяти.

Процесс считывания или записи данных в ячейку памяти осуществляется с помощью схемы управления каждой ячейки.

Таблица состояний:

BM(CS)	ЧТ/ЗП	Состояние
		Чтение из ячейки
		Запись
		Память

По поступлении CS высокого уровня, ЛЭ1 (И) срабатывает, возбуждает ЛЭ2, который также срабатывает, результирующий сигнал 1 поступает на один из входов ЛЭ4. Сигнал на втором входе ЛЭ4 зависит от выполняемой операции – чтение/запись. При записи информации в ОЗУ: на входе ЛЭ4 – 1, его схема срабатывает и подает STB-сигнал на D-триггер. В результате данные разряда А0 записываются в триггер. При чтении ячейки ОЗУ: на вход ЛЭ4 поступает 0, 1, на выходе его 0 и триггер не включается (нет STB), зато ЛЭ5 выдает сигнал 0, разрешающий инициализацию формирующую вывод данных из триггера на шину данных.

Дата добавления: 2014-01-06