Студопедия

КАТЕГОРИИ:


Архитектура-(3434)Астрономия-(809)Биология-(7483)Биотехнологии-(1457)Военное дело-(14632)Высокие технологии-(1363)География-(913)Геология-(1438)Государство-(451)Демография-(1065)Дом-(47672)Журналистика и СМИ-(912)Изобретательство-(14524)Иностранные языки-(4268)Информатика-(17799)Искусство-(1338)История-(13644)Компьютеры-(11121)Косметика-(55)Кулинария-(373)Культура-(8427)Лингвистика-(374)Литература-(1642)Маркетинг-(23702)Математика-(16968)Машиностроение-(1700)Медицина-(12668)Менеджмент-(24684)Механика-(15423)Науковедение-(506)Образование-(11852)Охрана труда-(3308)Педагогика-(5571)Полиграфия-(1312)Политика-(7869)Право-(5454)Приборостроение-(1369)Программирование-(2801)Производство-(97182)Промышленность-(8706)Психология-(18388)Религия-(3217)Связь-(10668)Сельское хозяйство-(299)Социология-(6455)Спорт-(42831)Строительство-(4793)Торговля-(5050)Транспорт-(2929)Туризм-(1568)Физика-(3942)Философия-(17015)Финансы-(26596)Химия-(22929)Экология-(12095)Экономика-(9961)Электроника-(8441)Электротехника-(4623)Энергетика-(12629)Юриспруденция-(1492)Ядерная техника-(1748)

Комбинационные узлы


Узлы ЭВМ

 

Узлы ЭВМ можно подразделить на два типа:

- комбинационные узлы;

- накапливающие узлы.

Узел ЭВМ представляют собой совокупность нескольких логических схем и, в общем случае, элементов памяти, формирующих выходные сигналы, соответствующие нескольким логическим функциям от входных сигналов.

Характерной особенностью узлов комбинационного типа является то, что их выходные сигналы определяются только действующими в данный момент входными сигналами (не зависят от «истории» входных сигналов).

Характерной особенностью узлов накапливающие типа является то, что их выходные сигналы определяются не только действующими в данный момент входными сигналами, но и тем, какие входные сигналы поступали на узел ранее, т.е. зависят от «истории» входных сигналов. Свойство хранить историю обеспечивается у накапливающих узлов наличием память, представленной некоторой совокупностью запоминающих элементов.

 

 

В вычислительной технике к числу типовых узлов комбинационного типа относятся следующие узлы.

 

Дешифратор.

На рис. 3.2‑1 приведены реализация (а) и условного обозначения (b) дешифратора.

На вход дешифратора поступает n- разрядный код, и, в зависимости от его значения, появляется сигнал на одном из «m» выходов дешифратора. Вход «C» является входом синхронизации. Значения n и m связаны соотношением:

2n >= m.

 

Дешифратор, приведенный на Рис. 3.2‑1, формирует сигнал на одном из своих десяти выходов в соответствии со значением 4-х разрядного входного кода, который представляет собой двоично-десятичную цифру. Каждый выходы обозначен набором входных переменных и соответствующей ему десятичной цифре, при поступлении которого на вход схемы на данном выходе вырабатывается сигнал. На схеме приведено формирование выходных сигналов для значений входных кодов от 1 до 9.

 


 

 

Рис. 3.2‑1

Шифратор

На рис. 3.2‑1 приведены реализация (а) и условное обозначение (b) шифратора (кодера). На вход шифратора поступает один из n сигналов. На выходах схемы формируется m разрядный код, соответствующий одному из входных сигналов. Вход «C» является входом синхронизации. Значения n и m связаны соотношением:



2m >= n.

Шифратор, приведенный на рис. 2.2‑2 a), формирует на четырех выходах код для одного из десяти своих входов, на котором в данное время имеет место единичный сигнал. Формируемый код соответствует в двоично-десятичной кодировке номеру входа с единичным сигналом. Одновременно может присутствовать сигнал только на одном из входов. Выходы обозначены номерами двоичных разрядов тетрады, отображающих 4-х разрядный двоично-десятичный код десятичных цифр.

 

 

Сумматор по модулю «2»

Сумматор по модулю «2» вырабатывает на своем входе сигнал логической единицы, если количество его входов с сигналом логической единицы является нечетным.

На Рис. 3.2‑3 приведена схема сумматора по модулю два на два входа (а), её условное обозначение (b) и схема сумматора по модулю два с восьмью входами (c). Эта схема построена по принципу каскадирования из сумматоров по модулю два, имеющих по два входа.

 
 


 

 

Рис. 3.2‑2

 

 

Сигнал на выходе y7 это схемы определяется логическим выражением:

 

 

 

Мультиплексор

Мультиплексорреализует функцию подключения одного из нескольких своих входов к единственному выходу. На рис. 3.2‑4 приведены схема мультиплексора (а) и его условное обозначение( b). Входы y1 ,y2. определяют номер одного из четырех входов, который нужно логически соединить с выходом. Приведенная схема осуществляет коммутацию четырех одноразрядных входов на один одноразрядный выход. На рис. 3.2‑5 приведена схема мультиплексора, обеспечивающая коммутацию четырех n-разрядных входов на один n-разрядный выход.

 

 

 

 

 

 

 

y

y3

 

 

 

 

Рис. 3.2‑3

 

 

 

Рис. 3.2‑4

       
   
 
 


вход 1, nр

 

       
   
 
 

 


вход1,1р
  1р  
&
выход n-го разряда  

вход2,1р
DC
    c     C
&
выход 3-го разряда
y1 y2  

                   
   
   
 
     
     
&
 
 


выход 1-го разряда  

вход4,1р
СИ

Рис. 3.2‑5

Демультиплексор

Демультиплексор выполняет функцию логического подключения одного входного канала к одному из нескольких выходных каналов, т.е. его функция является обратной по сравнению с функцией, реализуемой мультиплексором. На рис. 3.2‑6 а) приведена схема демультиплексора, реализованная на основе дешифратора. В качестве её информационного входа используется вход синхронизации дешифратора, а код номера выбираемого выхода (набор yi) подается на информационный вход дешифратора.

Входы y1 ,y2 определяют номер одного из четырех выходов, к которому нужно логически подсоединить выход. Приведенная схема осуществляет коммутацию одного одноразрядного входа на один из четырех одноразрядный выход.

На рис. 3.2‑6b) приведена схема демультиплексора, обеспечивающая коммутацию n-разрядного входа на один из m n-разрядных выходов. Схема включает n дешифраторов по числу разрядности входного и выходных каналов. Каждый дешифратор имеет по m выходов (по количеству выходов демультиплексора). Разрядами коммутируемого входа являются входы синхронизации соответствующих дешифраторов. Одноименные информационные входы дешифраторов объединены; на них подаются соответствующие разряды кода, определяющего номер выходного канала.



 


 

 

Рис. 3.2‑6

Сумматор

Одноразрядный двоичный сумматор обеспечивает сложение одноименных разрядов операндов с учётом переноса, поступающего из ближайшего младшего разряда. Сумматор вырабатывает значение соответствующего разряда суммы (S) и перенос (P), который должен быть учтен в соседнемстаршем разряде. Синтез схемы реализующей функции одноразрядного сумматора можно выполнить на основании таблицы истинности приведенной на Рис. 3.2‑7.

 

 

       
   
Исходя из реализуемой функции, сумматор представляет собой логический узел с двумя выходами (выход суммы S и выходпереносаР), имеющую три входа: а - разряд первого операнда; b - разряд второго операнда; р - перенос из младшего разряда. На основании таблицы истинности можно записать логические выражения для формируемых суммы и переноса, которые будут иметь вид:
 
 

 


Рис. 3.2‑7

Полученные функции наиболее удобно минимизировать с помощью карты Карно, так как количество переменных невелико. Карты Карно с представленными в них функциями S и P приведены на рис. 3.2‑8a) и b).

На основании представления функции S в карте можно заключить, что логическое выражение для этой функции не минимизируется.

Минимизированная функция переноса с учетов введенных контуров имеет вид:

P =a b + ap + dp.

 

 

 

Рис. 3.2‑8

 

В виду того, что функция P и S формируются в одном и том же узле, при формировании S целесообразно использовать средства, примененные для реализации функции Р. С этой целью рассмотрим функцию Р как переменную для функции S. Тогда модифицированная функция S, зависящая теперь от четырех переменных a,b,p,P, будет записываться в карту Карно для четырех переменных.

На рис. 2.2‑9 приведена такая карта с записью в ней функции S (а) и 4 контура, используемые для её минимизации (b). В приведенной карте часть клеток, соответствующих наборам переменных, на которых функция не определена, заполнена отметкой «-». Таких клеток восемь. К их числу относятся клетки, соответствующие следующим наборам переменных:

_ _ а в р Р, (8) _ _ а в р Р, (9) . _ _ а в р Р, (10) _ _ а в р Р, (11) . _ _ а в р Р, (12) .. _ _ а в р Р, (13) _ _ _ а в р Р, (14) . _ а в р Р. (15)

В наборах 11 – 13, 15 одновременно присутствуют единичные значения более, чем на двух из трех переменных a,b,p и есть «0» переменной Р, что, исходя из логики формирования Р по переменным a, b, p, невозможно.

На наборах 8 - 10, 14 присутствует единичные значения не более, чем у одной из трех переменных a,b,p и есть «1» переменной Р, что не возможно исходя из логики формирования Р по переменным a,b,p.

При охвате клеток контурами, клетки с отметкой «-» можно включать в контур наряду с клетками, имеющими единичные значения. На основании четырех контуров на карте, приведенной на рис. 3.2‑9 b), можно составить минимизированное логическое выражение для функции S, которое имеет вид:

S=   a b p + _ aP + _ bP + _ pP = . _ (a + b + p) P +   a b p

Таким образом, определение функции S, как функции четырех переменных, позволило получить для её представление более простое выражение, чем исходная СДНФ для этой функции.

 

 
 
a a b  


 

Рис. 3.2‑9

На Рис. 3.2‑10 приведена схема одноразрядного двоичного сумматора, реализующая выведенные логические выражения для суммы S и переноса P.

 

 

Рис. 3.2‑10

Много разрядный двоичный сумматор строится на основе одноразрядных сумматоров с введением соответствующих связей между разрядами. На Рис. 3.2‑11 приведена простейшая схема такого сумматора. На схеме приведена часть сумматора, относящаяся к некоторому i-ому разряду и его соседей: (i+1)-ый соседний младший разряд и (i-1)-ый соседний старший разряд.

Приведенная схема много разрядного сумматора называется сумматором с последовательным переносом. Схема очень простая, но обладает малым быстродействием из-за последовательного учета переноса, возникшего в младшем разряде, в непрерывной цепочки старших разрядов, имеющих значение поразрядной суммы, равное единицы (такие разряды называются «разряды, пропускающие перенос»). Худший случай имеет место тогда, когда перенос, возникший в младшем разряде, распространяется до самого старшего разряда формируемой суммы.

 
 

 


 

 

Рис. 3.2‑11

На Рис. 3.2‑12 представлена схема сумматора со сквозным переносом. В этом сумматоре, перенос, пришедший из младшего разряда на сумматор i-ого разряда, поступает на третий вход этого сумматора и одновременно, если поразрядная сумма, сформированная в i-ом сумматоре, равна «1», проходит на следующий (i-1)-ый сумматор.

 
 


 

Рис. 3.2‑12

 

Схема работает в два такта.

На первом такте формируется поразрядная сумма и генерируются поразрядные переносы.

На втором такте разрешается распространение переносов по разрядам. При этом выработка сигналов переноса на отдельных сумматорах блокируется.

Программируемая логическая матрица

Программируемая логическая матрица (ПЛМ) представляет собой комбинационный узел, обеспечивающий формирование нескольких функциональных зависимостей на основании заданных переменных. Вид функциональных зависимостей программируется.

Программируемая логическая матрица реализует функциональные зависимости в виде дизъюнкции простых конъюнкций. Структурная схема ПЛМ имеет вид, приведенный на Рис. 3.2‑13.

 
 

 

 


 

 

Рис. 3.2‑13

 

В состав ПЛМ входят дизъюнктивная (ДМ) и конъюнктивная матрицы (КМ). КМ формирует множество не повторяющихся конъюнкций, используемых во всех формируемых логических функциях. ДМ для каждой выходной функции формирует логическую сумму дизъюнкций соответствующих конъюнкций.

Пример ПЛМ приведен на Рис. 3.2‑14. На пересечении горизонтальных и вертикальных шин конъюнктивной матрицы, обозначенных кружком, располагаются цепочки, состоящие из диода (D) и легкоплавкой перемычки (ЛП). В дизъюнктивной матрицы в кружках, обозначающих точку пересечения горизонтальных и вертикальных шин, располагаются цепочки, включающие транзистор (Т) и легкоплавкую перемычку. На рис. 3.2‑14 горизонтальные шины конъюнктивной матрицы помечены логическими выражениями формируемых ими конъюнкций. На каждой вертикальной шине дизъюнктивной матрицы реализована логика ИЛИ.

Приведенная матрица реализует следующую логику для выходных функций:

Программирование ПЛМ выполняется следующим образом. При производстве создается одним из методов интегральной технологии заготовка ПЛМ, в которой на пересечениях горизонтальных и вертикальных шин имеет место цепочка - диодная в конъюнктивной и транзисторная в дизъюнктивной матицах. Пользователь в зависимости от логики, которую он собирается реализовать, удаляет «ненужные» перемычки. Удаление цепочки осуществляется посредством пропускания по соответствующей горизонтальной и вертикальной шинам мощного тока, который разогревает и испаряет соответствующую легкоплавкую перемычку.

 

 
 
. _ _ _ _ R1 x1 x1 x2 x2 x3 x3 x4 x4 .    


 

 

       
   
y1 y2 y3 y4 y5  
 
 
+U

 


Рис. 3.2‑14

 

<== предыдущая лекция | следующая лекция ==>
T-, JK-, D-триггер | Накапливающие узлы

Дата добавления: 2014-01-07; Просмотров: 4984; Нарушение авторских прав?; Мы поможем в написании вашей работы!


Нам важно ваше мнение! Был ли полезен опубликованный материал? Да | Нет



ПОИСК ПО САЙТУ:


Рекомендуемые страницы:

Читайте также:
studopedia.su - Студопедия (2013 - 2021) год. Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав! Последнее добавление
Генерация страницы за: 0.024 сек.