Базовая логическая ячейка

PLD

Для аппаратуры, выпускающейся небольшими партиями, или в "быстрых" секторах рынка, где важны сроки реализации, PLDs имеют существенные преимущества перед процессорами DSP, ASSPs и ASICs. Проектировщики могут сконфигурировать логику PLD так, чтобы обработать сложные процессы вычислений. Вычислительный узел может быть выполнен так, чтобы обрабатывать данные последовательно одно за другим, подобно процессорам DSP, или может быть выполнен для одновременного проведения большого числа вычислений. В таком варианте PLD имеют гораздо большую эффективность, чем процессоры DSP, выполняя эквивалент сотен команд сразу. В отличие от ASSPs и ASICs, PLD обеспечивают большую гибкость, что позволяет делать любые изменения проекта без существенных потерь по времени.

Поскольку в настоящее время серия APEX II еще не получила достаточно широкого распространения и не достаточно представлена в литературе, то описание логического элемента серии Stratix целесообразно провести в сравнении с логическим элементом, применявшимся в предыдущих сериях FLEX, MAX, APEX и ACEX.

Логический элемент. Самый маленький блок логики в архитектуре Stratix - логический элемент (LE), представленный на рис. 1, обеспечивает расширенные возможности по сравнению с традиционным логическим элементом. Каждый LE, как и в предыдущих сериях устройств содержит четырехвходовую таблицу - LUT, которая является функциональным генератором, и может осуществлять любую функцию из четырех переменных. Кроме того, каждый LE содержит программируемый регистр и цепочку переноса со способностью выбора переноса.

Далее начинаются отличия от LE, применявшихся в предыдущих сериях. На вход цепи переноса поступает не только основной сигнал от другой LE - Lab Carry-In, он еще два сигнала - Carry-In0 и Carry-In1. Схема управления выбирает нужный сигнал, и, таким образом, ускоряется процесс формирования переноса в длинной цепочке. Цепь переноса так же формирует основной выходной сигнал переноса, как в предыдущих сериях устройств, и, кроме этого, формирует еще два сигнала - Carry-Out0 и Carry-Out1.

Каждый LE передает свои сигналы по всем линиям связи: локальной линии, по строке, по столбцу, по цепочке LUT, по цепочке регистров, и по прямым связям.

Программируемый регистр каждого LE's может быть сконфигурирован для работы в режиме D, T, JK, или SR. Каждый регистр имеет вход данных, асинхронные входы для загрузки данных, вход синхрочастоты, вход разрешения синхрочастоты, вход сброса, и входы асинхронный загрузки/предустановки. Глобальные сигналы, входы ввода - вывода общего назначения, или любая внутренняя логика могут управлять синхрочастотой и сигналом сброса. Входами разрешения синхрочастоты, предустановки, асинхронной загрузки, и асинхронными данными могут управлять как входы ввода - вывода общего назначения так и внутренняя логика.

Каждый LE имеет три выхода, которые управляют локальный линией связи, линией связи по строке, и по столбцу. LUT или выход регистра могут управлять этими тремя выходами независимо. То есть LUT может управлять одним выходом, в то время как регистр управляет другим выходом. Эта особенность, называемая упаковкой регистра, улучшает использование устройства, потому что устройство может использовать регистр и LUT для различных несвязанных функций. Другой специальный упаковочный режим позволяет выходу регистра подавать сигналы назад в LUT. Это обеспечивает улучшение размещения проекта на кристалле.

Дата добавления: 2014-01-07