Трассировщик (Foundation Flow Engine)

Моделирование проекта

Этап логического моделирования проектов осуществляется на базе программы Foundation Logic Simulator. Данная программа позволяет осуществить функциональное моделирование проекта, а также временное моделирование с учетом задержек распространения сигналов по кристаллу. Результат моделирования с задержками полностью имитирует реальную картину работы ПЛИС в устройстве. Это обстоятельство практически исключает необходимость отладки кри­сталла на плате.

Моделирование с учетом задержек распространения сигналов по кристаллу — временное моделирование — производится при использовании программы Foundation Timing Simulator, интерфейс которой идентичен интерфейсу программы Foundation Logic Simulator. При использовании указанной программы осуществляется имитация работы сконфигури­рованной ПЛИС Хilinх в реальном устройстве с учетом задержек элементов КЛБ, межсоединений и БВВ. Данная программа может быть использована только при прохождении этапа трассировки который кратко описан в п. 2.5.

Моделирование проекта, реализованного на базе ПЛИС производится путем трансляции выходного формата схемотехнического редактора Schematic Editor в формат описания внутренней структуры ПЛИС Хilinх. Указанная процедура осущест­вляется посредством трассировщика Foundation Flow Engine, который представляет собой набор трансляторов и программ.

На этапе “ Translate” производится оценка емкостной сложности проектируемого устройства по числу задействованных логических элементов — КЛБ (F, G, Н, D-триггеров и буферных элементов, см. рис. 1.3) и элементов внутри БВВ (см. рис. 1.2).

На этапе “ Map” осуществляется сопоставление каждому логи­ческому элементу проектируемого модуля генераторов функций внутри КЛБ.

На этапе “ Place&Route” выполняется размещение сконфигури­рованных ГФ по площади кристалла и их соединение между собой.

Этап “ Timing ” предусматривает расчет временных констант, необходимых для временного моделирования работы проектируемого устройства на ПЛИС.

САПР: Обзор продукции

Программное обеспечение Foundation Series

ПО Foundation Series было разработано с целью предоставить пользова­телю полный самодостаточный пакет программных средств для проектиро­вания ПЛИС фирмы «Xilinx». Для достижения этой цели к трассировщику из пакета Alliance Series были добавлены средства схемного ввода, моделирова­ния, а так же редактор HDL (Abel. VHDL, Verilog) и средства синтеза из HDL.

Основные модули пакета Foundation Series

Project Manager — графическое средство управления файлами проекта и основными модулями пакета.

Synthesis Constraints Editor — редактор ограничений, накладываемых на проект, написанный на VHDL/Verilog, перед синтезом. ■. - Synthesis Timing Analyzer — анализатор временных параметров синте­зированных проектов.

Synopsys FPGA Express Synthesis — программа синтеза проектов, напи­санных на VHDL/Verilog.

HDL Design Tools — набор утилит для упрощения ввода проекта на языках высокого уровня VHDL/Verilog, включающий в себя текстовый ре­дактор, мастер готовых шаблонов основных конструкций языка, проверку синтаксиса, редактор диаграмм состояний.

ABEL Synthesis — модуль синтеза проектов, написанных на Abel.

Schematic Editor — графический редактор позволяющий вводить про­екты в схемном виде на основе библиотек логических элементов (простые вентили, регистры, счетчики, элементы памяти и т.д.).

Simulator (Functional and Timing) — графический редактор, позволяю­щий произвести моделирование до трассировки и после.

Design Manager — интерфейсный модуль, осуществляющий управле­ние всеми средствами автоматической трассировки и дающий пользовате­лю доступ к ним.

Flow Engine — отображает и выполняет все этапы по размещению про­екта в кристалл, состоящие из трансляции входного файла универсально­го формата во внутренний формат; разбиения логики по КЛБ; размещения по кристаллу элементов логики и связей; создания конфигурационного файла для загрузки в кристалл; создания отчета о статических временных параметрах и создания файла для моделирования с учетом временных за­держек в форматах VHDL, Verilog, EDIF или XNF;

LogiBLOX — графическое средство создания параметризованных и оптимизированных под конкретную архитектуру логических элементов (счетчики, память, регистры, мультиплексоры и т.д.).

CORE Gen — встроенный модуль генерации параметризованных и оптимизированных под конкретную архитектуру модулей, выполняющих сложные функции, например такие модули, как корреляторы, фильтры, спектральные преобразования, элементарные блоки ЦОС и т.д.

Floorplanner — графическое средство, позволяющее контролировать процесс автоматического размещения логики в кристалл FPGA или пол­ностью «вручную» произвести размещение;-

[/' FPGA Editor — графическое средство, позволяющее просмотреть и отредактировать результаты размещения логики и связей, а также «вруч­ную» спроектировать кристалл FPGA на уровне КЛБ и линий связи; V Hardware Debugger — программа загрузки и верификации проекта с компьютера.

PROM Files Formatter — программа создания конфигурационного файла для хранения в последовательных или параллельных ПЗУ. Доступ­но три формата: MCS, ЕХО, ТЕХ. Для микропроцессорной загрузки фор­мируется файл в формате ТЕХ.

Конфигурации ПО Foundation Series

Данный пакет проектирования включает в себя комплекс средств, позволяющих осуществить разработку ПЛИС фирмы «Xilinx», начи­ная от описания внутреннего содержимого устройства до загрузки кон­фигурации ПЛИС и отладки непосредственно на печатной плате. Па­кет Foudation Series версии З.П обеспечивает поддержку всех се­мейств ПЛИС фирмы «Xilinx» типа FPGA.

В настоящий момент поставляется четыре основные конфигурации программного обеспечения Foundation Series, различающиеся по своим функциональным возможностям и, соответственно, стоимости (Рис. 2): Base (FND-BAS), Base Express (FND-BSX), Express (FND-EXP), Elite (FND-ELI).

Конфигурации отличаются логическим объемом поддерживаемых кристаллов, модулями ввода проекта и стоимостью. Перечень поддер­живаемых кристаллов и включенных модулей представлен в Табл. 19.

Системные требования

• Операционная система:

—Windows NT 4.0 SP5,

—Windows 2000,

—Windows 98SE.

• Платформа:

—PC Intel Pentium или совместимая,

—Оперативная память (минимум) 32 Мбайт.

• CD-ROM ISO9669 совместимый.

• Монитор SVGA (рекомендуемое разрешение 1024X768).

Программное обеспечение Alliance Series

Пакет программного обеспечения Alliance Series разработан для поль­зователей, использующих системы автоматизированного проектирова­ния для своих разработок, следующих фирм: «Aldec», «Cadence», «Simplicity», «Mentor Graphics», «Synopsys» и другие. Alliance Series включает в себя программу трассировки ПЛИС, схемные библиотеки и интерфейсы под САПР перечисленных фирм и воспринимает файлы в формате EDIF, SDF, XNF, VITAL и STAMP. В отличие от Foundation Series не содержит собственного редактора схемного и текстового ввода проекта и моделирования.

Основные модули программы трассировки

Design Manager — интерфейсный модуль, осуществляющий управле­ние всеми средствами пакета Alliance Series и дающий пользователю до­ступ к ним для загрузки проекта из САПР других фирм в Alliance Series и размещения его в ПЛИС фирмы «Xilinx».

Flow Engine — отображает и выполняет все этапы по размещению про­екта в кристалл, состоящие из трансляции входного файла универсального

		Утилиты	Утилиты
	VHDL	VHDL	VHDL
Schematic	Schematic	Schematic	Schematic
Simulator	Simulator	Simulator	Simulator
ABEL-HDL	ABEL-HDL	ABEL-HDL	ABEL-HDL
CPLD/FPGA до 200C тыс гтенгилей	CPLD/FPGA до 200 тыс. вентилей	CPLD/FPGA до 1 млн вентилей	CPLD/FPGA без ограничений по вентилям

Рис. 2. Основные конфигурации пакета Foundation

Series Таашци 19. Отличия различных конфигураций пакета Foundation Series

Модуль	Foundation Series
FND-BAS-PC	FND-BSX-PC	FND-EXP-PC	FND-ELI-PC
Схемный ввод	Aldec Schematic
Текстовый ввод	Abel	Abel/VHDL/Verilog
Редактор состояний	Aldec	Aldec	Aldec	Aldec
Компышер	PC	PC	PC	PC
Моделиронапие па вешильмом уровне			+	+
Моделирование VHDL Verilog	MT1*	MTI*	MTI*	MTI*
Синтсчаюр HDL кода FPGA Express		\	+	+
Редактор ограничении		i		+
Планировщик кристалла			+	+
CPLD ChipViewer		-+-		+
Авюмагическая рачводка кристалла			+	+
Ручная рачводка		+	+	+
Гснераюр логических ядер			-	+
Конфигурирование с компьютера	-		+	+
Архивация проектов	-t-

Модуль	Foundation Series
	FND-BAS-PC	FND-BSX-PC	FND-EXP-PC	FND-ELI-PC
Кристаллы
Virtex (XCV50)	+
Virtex(floXCVlOOO)	—	—	+	+
VirtexE (XCV50E)	+	+	+	+
VirtexE(floXCVlOOOE)	—	—	+	+
VirtexE (до XCV3200E)	—		—	-
VirtexEM	—	—	+
Virtex-II (XC2V80)	>-	+	+	+
Virtex-II (доХС2У1000)	—			+
Virtex-II (до XC2V10000)	—	—	—	+
Spartan		+	+	+
SpartanXL	t		+	+
Spartan2		+	+	+
XC9500/XL/XV	+	+	a.	+
XC4000E/L/EX	+
XC4000XL/XLA(flO 4020)	+	+	+	+
XC4000XL/XLA(bcc)	—	—		+
XC4000XV	-	—	+	+
XC3000A/L
XC3100A/L	+	T	+	+
XC5200	+	+		+

MTI — программное обеспечение MmlclSini. В соеiаи пакетов включена версия MoclelSim Starter, поз­воляющая моделировать HDL-код объемом не более 500 строк. При превышении лимита программа ра­ботает на порядок медленнее. 11олнофункпиона.|ьныи пакет ModelSim XE поставляется отдельно.

формата во внутренний формат; разбиения логики по КЛБ; размещения по кристаллу элементов логики и связей; создания конфигурационного файла для загрузки в кристалл; создания отчета о статических временных параме­трах и создания файла для моделирования с учетом временных задержек в форматах VHDL, Verilog, EDIF или XNF.

LogiBLOX — графическое средство создания параметризованных и оп­тимизированных под конкретную архитектуру логических элементов (счетчики, память, регистры, мультиплексоры и т.д.).

CORE Gen — встроенный модуль генерации параметризованных и оп­тимизированных под конкретную архитектуру модулей, выполняющих

сложные функции, например такие модули, как корреляторы, фильтры, спектральные преобразования, элементарные блоки ЦОС и т.д.

Floorplanner — графическое средство, позволяющее контролировать процесс автоматического размещения логики в кристалл FPGA или полно­стью «вручную» произвести размещение.

FPGA Editor — графическое средство, позволяющее просмотреть и от­редактировать результаты размещения логики и связей, а также «вручную» спроектировать кристалл FPGA на уровне КЛБ и линий связи.

Hardware Debugger — программа загрузки и верификации проекта с компьютера.

PROM Files Formatter — программа создания конфигурационного файла для хранения в последовательных или параллельных ПЗУ. Доступно три формата: MCS, ЕХО, ТЕХ. Для микропроцессорной за­грузки формируется файл в формате ТТХ.

Конфигурации пакета

Alliance Series поставляется в двух конфигурациях: Standard; Elite. Конфигурации отличаются логическим объемом поддерживаемых кристаллов и стоимостью. Перечень кристаллов представлен в Табл. 20.

Таблица 20. Отличия различных конфигураций пакета Alliance Series

Модуль	Alliance Series
ALI-STD	ALI-ELI
Схемный ввод	—	—
Текстовый ввод	—	—
Редактор состояний	—	—
Компьютер	PC/UNIX	PC/UNIX
Моделирование на вентильном уровне	_	—
Моделирование VHDL/Verilog	MTI*	MTI*
Синтезатор HDL кода FPGA Express	—	—
Редактор ограничений	+	+
Планировщик кристалла	+	+
CPLD ChipViewer	+	+
Автоматическая разводка кристалла	+	+
Ручная разводка	+	+
Генератор логических ядер	+	+
Конфигурирование с компьютера	+	+
Работа из командной строки	+	+
Архивация проектов	+	+

Таблица 20 (окончание)

Модуль	Alliance Series
ALI-STD	ALI-ELI
Кристаллы
Virtcx(XCVSO)		+
Virtcx (до XCVI000)	+	+
VirtcxE (XCV50E)	+	-
VirtcxE (до XCV1000E)	-
VirtexE (до XCV3200E)	—	+
VirtexEM	+
Virtcx-II (;ioXC2V!000)	+
Virtcx-ll (до XC2V10000)	—	+
Spartan		+
SpartanXL
Spartan2	f
XC9500	-4-	-
XC9500XL
XC9500XV	+	+
XC4000E/L/EX	+
ХС4000ХЬ'ХЬА(до 4020)		+
XC4000XL/XLA (вес)	+	+
XC4000XV		+
XC3000A/L	+	+
XC3100A/L	+	+
XC5200

Системные требования

• Операционная система:

—Solaris 2.6/2.7,

—HP-UX 10.20 и 11.00,

—Windows NT 4.0 SP5,

—Windows 2000,

—Windows 98SE.

• Платформа:

—PC Intel Pentium или совместимая,

—Sun SPARCstation или HP/UX.

• Оперативная память (минимум) 32 Мбайт

• Рабочая станция — 64 Мбайт.

• CD-ROM ISO9669 совместимый.

• Монитор SVGA (рекомендуемое разрешение 1024X768).

Дата добавления: 2014-01-07