Матричные умножители

Умножители двоичных чисел

Последовательные схемы сравнения

Последовательные схемы сравнения удобны при представлении двоичных чисел в последовательном коде, а также требуют для реализации значительно меньше логических элементов. На рис. 82 представлена функциональная схема последовательного двоичного компаратора. Поскольку при сравнении получается три результата: G(A>B), H(A=B), F(A<B), то схема содержит два триггера, которые необходимы для хранения промежуточных значений функций сравнения. На выходах триггеров после поразрядного сравнения фиксируются результирующие значения функций. Данная схема не зависит от количества разрядов чисел А и В. Разрядность входных чисел определяет количество циклов сравнения, которое в свою очередь определяет время сравнения.

Рис. 82

Операция умножения требует значительных временных затрат, поэтому разработаны различные варианты схем умножения, обеспечивающие максимальное быстродействие. Высокое быстродействие имеют комбинационные схемы умножения. Простейший способ умножения двух n- и m-разрядных чисел описывается следующим алгоритмом:

,

				2^3	2^2	2^1	2^0
									X
									Y
									P0
									P1
									P2
									P3
									P
2^7	2^6	2^5	2^4	2^3	2^2	2^1	2^0

где X – n-разрядное множимое,

Y – m-разрядный множитель,

P_j=X y_j2^j – частные произведения.

В качестве примера приведен процесс умножения двух чисел с разрядностью n = m = 4.

На рис. 83 приведена схема 4-х разрядного умножителя, реализованного по приведенному алгоритму с использованием ИМС полных сумматоров.

Рис. 83

Алгоритм матричного умножения можно записать в виде: X_nґY_m+A_n+B_m, где A_n и B_m – дополнения из младших разрядов при умножении. Максимальная разрядность результата умножения определяется выражением 2^n+m -1 и определяется суммой разрядностей операндов.

Для 2-х разрядных чисел n = m = 2 можно записать алгоритм умножения в виде:

X₂×Y₂+A₂+B₂ = x₁x₀ ґy₁y₀+a₁a₀+b₁b₀ = x₁y₁2² + (x₁y₀+x₀y₁+a₁+b₁)2¹ + (x₀y₀+a₀+b₀)2⁰.

Такое вычисление можно реализовать с помощью четырех одноразрядных сумматоров типа ИМ1 (рис. 84).

Рис. 84

Операция умножения x_i y_i осуществляется логическими элементами «И», которые являются входными блоками сумматоров ИМ1. Сумма и перенос определяется выражениями:

Графически формирование произведения можно представить в виде:

Такая схема имеет регулярную структуру и может быть расширена до любых значений. Комбинационные схемы, имеющие такую функцию, называются матричными умножителями.

По данной схеме выполнена ИМС ИП5 – матричный умножитель 2ґ2. Условное обозначение MPL (Multiplier - умножитель) (рис. 85,а). Одноразрядные сумматоры в ИМС ИП5 реализованы по схеме на рис. 85,б.

Рис. 85

Существуют быстрые матричные умножители, использующие ускоренный алгоритм вычисления частичных произведений. Например: ИП8, ИК1 – быстрые умножители 4ґ2.

1802ВР4 – специализированная БИС умножения 12ґ12; t_умн»100нсек, P_пот= 3Вт. Функциональная схема 1802ВР4 предсталвена на рис. 86.

Сигналы TC_Y, TC_X указывают на дополнительный код умножаемых чисел.

C_L и C_M – (L – Least - младший, M – Most - старший) – тактовые сигналы записи младшей и старшей групп произведения.

SU – сдвигающее устройство.

Сигнал (Right Shift – сдвиг вправо) указывает на присвоение знака произведения младшей группе.

Рис. 86.

F_T – сигнал «прозрачности» регистров произведения.

По аналогичной структуре реализованы матричные умножители типа 1802ВР3 – 8х8 и 1802ВР5 – 16х16.

В настоящее время максимальную производительность обеспечивают умножители, реализованные на ПЗУ.

Дата добавления: 2014-01-15