Многофазная Синхронизация

Begin

Begin

Множественная Синхронизация

Begin

wait until CLK = '1';

ODL <= BRV;

end process;

Первый процесс - для введения триггера с асинхронными сбросом/ установкой для COUNT, в то время как второй процесс - для выведения простого D-триггера для ODL; ODL теперь не имеет никакой зависимости от сигнала SET.

Рассмотрим пример множественной синхронизации, использованной в единственной модели.

library ieee;

use IEEE.STD_LOGIC_1163.all;

entity MULT_CLKS is

port (VT15CK, ADDCLK, ADN,RESETN,

SUB_CER, SLIBN,DS1CK: in STD_LOGIC;

DS1_ADD, DS1_SUB: out STD_LOGIC);

end;

architecture TEST of MULT_CEKS is

signal ADD_STATE, SUB_STATE: STD_LOGIC;

process (VT15CK, DS1CK)

if RISING_EDGE (VT15CK) then

ADD_STATE <= ADDCLK nor (ADN or RESETN);

SUB_STATE <= SUB_CLR xor (SUBN and RESETN);

end if;

if RISING_EDGE (DS1CK) then

DS1_ADD <= ADD_STATE;

DS1_SUB <= SUB_STATE;

end if;

end process;

end;

Рисунок 2 - Множественная синхронизация в пределах процесса.

Типичное ограничение в этом случае в том, что сигнал или переменная не может быть назначена под управлением более чем одной синхронизации.

В VHDL допустимо описание многофазных цифровых схем в одном процессе. Рассмотрим пример, где используются две фазы тактового сигнала. На рисунке 3 показан RTL схема, полученная в результате синтеза.

library IEEE;

use IEEE.STD_LOGIC.1163.all;

entity MULTIPHASE_CLKS is

port (CLK_A,A,B,C: in STD_LOGIC;

E: out STD_LOGIC);

end;

architecture TEST of MULTIPHASE_CLKS is

signal D: STD_LOGIC;

Дата добавления: 2014-01-11