Legacy). 2 страница

Базово-індексне адресування зі зміщенням. У разі такого адресуваня виконавча адреса визначена як сума вмісту базового регістра (ВХ чи ВР), індексного регістра (SI чи DI) і розміру зміщення. Як зазначено, розмір зміщення є частиною команди і може бути 8-бітовим числом зі знаком чи 16-бітовим без знака. За виконавчу адресу приймаємо переміщувану адресу поточного сегмента даних чи стекового сегмента залежно від того, який з регістрів використовуємо – ВХ чи ВР.

Адресування рядків даних. Рядкові команди, такі як MOVS (переслати рядок), CMPS (порівняти рядок), LODS (завантажити рядок), STOS (записати рядок) і SCAS (сканувати рядок) не використовують жодного з розглянутих типів адресації для вибору своїх операндів. Вміст індексних регістрів (SI і/або DI) використовують для безпосереднього визначення потрібної ділянки пам'яті. Регістр SI завжди використовують як вказівник першого байта чи слова рядка-джерела.

Адресування портів уведення-виведення. Цей тип адресування забезпечує доступ до пристроїв уведення-виведення (У/В), які приєднані до У/В області пам'яті 8086(88). Область У/В, як доповнення до мегабайтової пам'яті, містить ще 65 Кбайт. Ця область не є сегментованою і її можна використовувати як окремо, так і разом з усією пам'яттю 8086(88). В останньому випадку зменшується мегабайтова пам'ять на 64К, однак забезпечена додаткова гнучкість під час програмування, оскільки всі розглянуті раніше типи адресування можуть забезпечити доступ до цієї області.

87. У чому полягає суть архітектури процесора Pentium IV? +

У серпні 2000 р. оголошено про випуск процесора Pentium IV. Розробники намагались якнайліпше наблизити процесор до його застосування у сфері Інтернету, опрацювання зображень, розпізнавання мови, відеопотоків, 3D графіки, мультимедіа та багатозадачних обчислювальних середовищ. Застосовано нову

мікроархітектуру NetBurst, яка повинна забезпечити зростання продуктивності й тактової частоти на перспективу.

Суть нової мікроархітектури NetBurst:

• застосовано технологію Hyper Pipelined (гіперконвеєр), тобто подвоєно до 20 етапів довжину конвеєра;

• подвоєно, порівняно з ядром процесора, тактову частоту роботи арифметико-логічних блоків. Це дозволяє процесору виконувати деякі команди за половину такту, а цілочислові операції виконувати з подвоєною швидкістю;

• вдосконалено системну шину (400 МГц), яка втричі швидша від шини процесора Pentium III. Швидкість передавання даних між процесором Pentium IV і контролером пам’яті досягає 3,2 Гбайти/с;

• кеш-пам’ять процесора має 64-байтовий доступ (попередні процесори мали 32-байтовий доступ). У кеші першого рівня зберігають декодовані команди (приблизно 12000 мікрокоманд), що помітно поліпшує швидкодію кешу й збільшує ефективність його використання. Pentium IV містить кеш другого рівня ємністю 256 Кбайт та швидкістю передавання даних 48 Гбітів/с;

• вдосконалено систему динамічного виконання команд та покращено схеми передбачення розгалужень у програмі;

• додано 144 нових SIMD команди (128-розрядних), які дозволяють суттєво пришвидшити роботу різних програм.

88. Які головні відмінності між 32 та 64-розрядними мікропроцесорами?

89. Які головні відмінності між CISK та RISC-архітектурою МП? +

CISK-архітектура (Complex Instruction Set Computing). Це родина Intel x86 (правда, останні моделі 486 та 586 мають деякі вкраплення RISC-архітектури) та МП фірми Motorola родини 68 К.

МП з архітектурою RISC (Reduced Instruction Set Computer) використовують порівняно невеликий (скорочений) набір найуживаніших команд. Цей набір визначено внаслідок статистичного

аналізу значної кількості програм для головних галузей застосування CISC-процесорів. Особливості RISC-архітектури ті, що всі команди мають однаковий формат, працюють з операндами, які розташовані у регістрах процесора. Звертання до пам'яті виконується за допомогою спеціальних команд завантаження регістра і запису. Невеликий набір команд і простота їхньої структури дають змогу реалізувати повністю апаратне виконання й ефективний конвеєр з порівняно незначним об'ємом обладнання. Завдяки цьому команди виконуються в 2-4 рази швидше, ніж у звичайних CISC з тою ж тактовою частотою. Продуктивність такого процесора на 30% більша ніж звичайного.

Перші експериментальні МП (RISC II, MIPS, IBM 801) з’явилися ще у 1980-81 рр. Мікропроцесорну революцію продовжили провідні фірм у 1985-86 рр. (Acorn, AMD, IBM, Sun Microsystems).

Головно це тримікронна СМОS технологія, розрядність шини даних 32 розряди.

Сьогодні RISC-процесори здебільшого використовують для побудови співпроцесорів та спецпроцесор

90. Для чого потрібні регістри TR? +

У захищеному режимі є чотири спеціальні регістри для звертання до таблиць або сегмента

GDTR – до таблиці глобального дескриптора GDT;

IDTR – до таблиці дескриптора переривань IDT;

LDTR – до таблиці локального дескриптора LDT;

TR – до сегмента стану задачі TSS.

Регістрі TR містить 16-бітові адреси сегментів для TSS. Сегмент TSS є сегментаом специфічних задач, визначений адресою, що поміщена в регістри системного сегмента.

Отже TR – регістр призначений для тестування. Тестові регістри МП 80386 використовуює тільки два регістри для керування і тестування сторінкової переадресації. TR6 –регістр тестування команд, а TR7 – регістр даних,

який зберігає результат тестування буфера асоціативної трансляції.

Два тестові регістри забезпечені засобами написання зразка в TLB і зчитуванням результату. Тестові регістри дають змогу провадити два види операцій з TLB. Запис у регістр тестової команди через команду MOV TR0, (регістр) приводить до виконаня операції TLB. Якщо біт 0 дорівнює 1, то виконуватиметься шукання TLB.

Дата добавления: 2014-12-25