Комбинационные логические схемы

Цель работы: ознакомление с принципом действия и схемотехникой дешифраторов, мультиплексоров и сумматоров; изучение работы этих комбинационных логических схем; реализация на их основе простейших устройств автоматики.

Общие сведения

Комбинационными называются логические устройства, выходные сигналы которых однозначно определяются комбинацией входных сигналов в тот же момент времени. Они используются в информационно-измерительных системах и ЭВМ, в системах автоматического управления, в устройствах промышленной автоматики и т.п.

Построение комбинационного логического устройства осуществляется следующим образом. По требуемому алгоритму работы составляются таблица истинности и соответствующее ей логическое уравнение. Это уравнение минимизируется по правилам алгебры логики с целью упрощения и затем строится логическая схема на базе логических элементов (ЛЭ) И-НЕ, ИЛИ-НЕ. Наряду с построением устройств промышленность изготавливает наиболее часто встречающиеся комбинационные логические схемы (КЛС) в виде интегральных микросхем. Примерами КЛС являются шифраторы, дешифраторы, кодопреобразователи, устройства сравнения (компараторы), мультиплексоры, демультиплексоры, сумматоры, арифметико-логические устройства и др.

Дешифратор(декодер) представляет собой комбинационное устройство, в котором при каждой комбинации входных переменных формируется сигнал высокого или низкого уровня только на одном выходе. Дешифратор называется полным, если число выходов n равно числу возможных наборов сигналов на m входах, т.е. n =2 ^m. Неполный дешифратор имеет меньшее число выходов. Дешифратор может иметь стробирующий (управляющий) вход. Сигнал на этом входе разрешает или запрещает выполнение операции дешифрования.

Исследуемая ИМС К155ИД3 (рис.10.1) представляет собой дешифратор-демультиплексор с 4 на 16. Основу этой микросхемы составляют 16 ЛЭ 5И-НЕ и 8 инверторов. Работа дешифратора определяется таблицей истинности (табл. 10.1). Дешифратор реализует логические функции:

; ; ;...; .

Он позволяет преобразовать четырехразрядный двоичный код, поступивший на входы А0...А3, в напряжение низкого уровня, появляющееся на одном из шестнадцати выходов . Если входные переменные представить как двоичную запись чисел, то логический нуль формируется на том выходе, номер которого соответствует десятичной записи того же числа (см.табл.10.1). Кроме четырех входов А0...А3 устройство имеет еще два входа и разрешения дешифрации. Они играют роль стробирующих входов, если на них подан низкий уровень напряжения. Если хотя бы на одном из входов и установить высокий уровень, то на всех выходах будет высокий уровень напряжения. Такой режим используется при наращивании числа разрядов дешифрируемого кода.

Таблица10.1

Входы

Выходы

А3

А2

А1

А0

…

...

...

...

...

...

...

...

x

x

x

x

...

x

x

x

x

...

x

x

x

x

...

Примечание: здесь и далее x — любое значение сигнала.

Входы и можно использовать как логические, тогда микросхема ИД3 служит демультиплексором данных. Входы А0...А3 в этом случае используются как адресные, чтобы направить поток данных, принимаемых входами или , на один из выходов . Подобные задачи возникают при дистанционном управлении, в преобразователях последовательного кода в параллельный и т.п.

Принцип выбора “1 из n ” используется для управления индикаторами в устройствах отображения информации, в различных схемах распределителей импульсов по нескольким каналам (в данном случае - до 16). Как видно из рис.10.1, на выходе 1 высокий логический уровень появится только при кодовом наборе 0000, на выходе 2 - при наборах 1000 или 1010.

Если в системах управления применяется генератор тактовых импульсов и четырехразрядный счетчик, то дешифратор можно использовать в качестве делителя частоты (см. рис.10.1) или формирователя импульсов (рис.10.2), благодаря цикличности "перемещения" логических уровней по выходам. Формирование конечной последовательности импульсов может осуществляться различными способами (см. рис.10.2). Например, на выходе 1 длительность сформированного импульса равна половине цикла, т.к. переключение -триггера происходит при прохождении нулевого сигнала на выходах 0 и 8 дешифратора. При выборе других точек подключения входа 2 скважность (q = T _цикла/ t _имп) можно изменять в широких пределах (от 1,1 до 16). В другом примере на рис.10.2 показан простой способ получения пакета из двух импульсов на выходе одного ЛЭ. Аналогичная схемотехника используется и для формирования последовательности импульсов различной длительности.

Мультиплексор(управляемый кодом переключатель) предназначен для коммутации одного из m входов на выход. Входы мультиплексора (m - информационных и к - управляющих) находятся в следующем соответствии: m=2^к. Выход обычно один, он может быть прямым или инверсным.

Микросхема К155КП5 представляет собой восьмиканальный мультиплексор без стробирования (рис.10.3). Основу его схемы составляет один ЛЭ 4И-8ИЛИ-НЕ и 6 простых инверторов. Он имеет 8 информационных входов D0... D7, 3 адресных входа V0...V2 и выход .

Логическое уравнение имеет вид:

Состояние мультиплексора определяется таблицей истинности (табл. 10.2). Как видно из таблицы, мультиплексор выполняет функции простого инвертора только по тому каналу, номер которого соответствует двоичному коду адресных входов. Поэтому мультиплексор нашел широкое применение в качестве преобразователя параллельного кода в последовательный, для передачи информации по линиям связи и для последовательного опроса (контроля) при большом числе каналов или устройств.

Таблица10.2

Адресные входы	Информационные входы	Выход
V2	V1	V0	D0	D1	D2	D3	D4	D5	D6	D7
				x	x	x		x	x	x
				x	x	x		x	x	x
			x		x	x	x	x	x	x
			x		x	x	x	x	x	x
...	...	...	...	...	...	...	...	...	...	...	...
			x	x	x	x	x	x	x
			x	x	x	x	x	x	x

Таблица 10.3

Входы	Выходы
Ai	Bi	Pi	Si	Pi+1

Сумматор предназначен для сложения двух чисел, заданных в двоичном коде. Число входов и выходов сумматора определяется разрядностью слагаемых Одноразрядный двоичный сумматор характеризуется таблицей истинности (табл.10.3). Такой сумматор называется полным, т.к. обрабатывает сигнал переноса с предыдущего разряда P_i и выдает сигнал переноса на последующий разряд P_i+1. Схемотехника сумматоров строится на ЛЭ "исключающее ИЛИ" (функция "неравнозначность") для суммирования и ЛЭ И-НЕ для переноса:

P_i+1=A_iB_i+(A_i B)P_i; S_i=(A_i B_i) P_i.

Микросхема К155ИМ3 (рис.10.4) представляет собой четырехразрядный сумматор с параллельным поразрядным сложением и последовательным формированием сигнала переноса. Он имеет два четырехразрядных числа по входам данных А0...А3 и В0...В3, а по входу РО - сигнал переноса с предыдущего разряда. Сумма разрядов входных чисел появляется на выходах S0...S3. На выходе Р4 выделяется сигнал переноса на последующий разряд.

Суммирование происходит по уравнению:

P₀+2⁰(A₀+B₀)+2¹(A₁+B₁)+2²(A₂+B₂)+2³(A₃+B₃)=2⁰S₀+2¹S₁+2²S₂+2³S₃+2⁴P_{4 .}

Сумматор можно использовать для вычитания чисел. Для этого вычитаемое представляют в дополнительном коде, который образуется из обратного (инверсного) кода добавлением к нему единицы. Так, четырехразрядное число В, записанное в прямом коде В_пр=В₃В₂В₁В₀, может быть представлено в обратном коде и в дополнительном коде В_доп =В_обр+1.

Дата добавления: 2015-05-06