Потоковая форма

Поведенческое описание архитектуры

Объявление объекта проекта F.

Описание простого объекта.

Для иллюстрации возможностей VHDL рассмотрим пример проектирования простой комбинационной схемы, назовем ее объект F. Объект проекта F имеет два входа А1 и А2 и два выхода В1 и В2.

Entity F is

Port (A1, A2: in BIT; B1, B2: out BIT)

Сигналы принимают значения 1 или 0 в соответствии с таблицей истинности.

Входы	Выходы
А1	А2	В1	В2

Вариант описания архитектуры BEHAVIOR объекта F использует условный оператор if языка VHDL и учитывает, что только при обоих входах А1 и А2, равных 1, выходы В1=1 и В2=0. В остальных случаях наоборот В1=0 и В2=1

Architecture BEHAVIOR of F is

Begin

Process

Begin

Wait on (A1, A2)

If (A1=’1’) and (A2=’1’)

Then B1<=’1’; B2<=’0’;

End if;

End process;

End;

В каждом процессе может быть только 1 оператор wait on. Второй вариант поведенческого описания архитектуры объекта F, назовем его BEHAVIOR_F, использует выбор case языка VHDL и учитывает то свойство функции F, что для первых трех строк ее значение не меняется. В заголовке процесса указан список чувствительности процесса process (A1, A2). Это указание эквивалентно оператору wait on (A1, A2) в начале описания процесса.

Architecture BEHAVIOR_F of F is

Begin

Process (A1,A2);

Begin

--&-операция

case (A1& A2) is

--первые три строки таблицы

when “00”/ “01”/ “10”=> B1<=’0’; B2<=’1’

--последняя строка таблицы

when “11” => B1<=‘1’; B2<=’0’

end case

end process

end BEHAVIOR_F;

В процессе проектирования объекта F могут быть предложены различные варианты его функциональных схем:

Описание архитектуры объекта F может быть таким:

Architecture F_A of F is

Begin

--каждому вентилю сопоставлен оператор назначения сигнала

B1<= A1 and A2;

B2<= not (A1 and A2);

End;

Здесь каждому элементу сопоставлен процесс, отображающий последовательность преобразования входной информации и передачи ее на выход. Процесс представлен в форме оператора параллельного назначения сигнала. Операторы назначения сигнала (<=) срабатывают параллельно при изменении хотя бы одного из сигналов в своих правых частях.

Другой вариант описания архитектуры F_B. Здесь вентили включены последовательно.

Architecture F_B of F is

Signal X: bit

Begin

B2<= not (X);

X <= A1 and A2;

B1 <= X;

End;

Промежуточный сигнал Х введен в описание архитектуры F_B объекта F потому, что в описании интерфейса объекта F порт В1 объявлен выходным, то есть с него нельзя считывать сигнал и запись B2<= not(B1) была бы не корректной.

Сигнал B2 вырабатывается только после изменения сигнала Х. Оператор B2<= not(X) сработает только тогда, когда изменится сигнал Х, то есть после оператора X<= A1 and A2, т. к. он реагирует только на изменение сигнала в своей правой части. С учетом задержки Е1=10 нс., а Е2=5нс описание архитектуры будет иметь вид

Architecture F_B_TIME of F is

Signal X: bit

Begin

--задержка на В1- 10 нс.

--задержка на В2- 5 нс.

B1<=X;

B2<= not (X) after 5 ns;

X<= A1 and A2 after 10 ns;

End;

Через 10 нс. после изменения одного из входных сигналов (А1 или А2) может измениться выходной сигнал В1, и с задержкой 5 нс. после него изменится В2.

Дата добавления: 2015-06-30