Приемный модуль

8 приемных модуля находятся всоставе свитча. Приемная логика свитча обеспечивает прием данных,

осуществляет управление прохождение их через канал, используя протокол квитирования (уведомления), в котором каждый сигнал уведомления передается в передающий (выходной) порт чипа свитча каждый раз, как только в приемном FIFOосвобождается место для приема данных из канала, согласование синхронизации данных в канале с синхронизацией чипа, маршрутизацию данных в выходной порт, согласно адреса, указанного в поле адреса назначения пакета. Данные предварительно записываются в центральный буфер очередей, т.е. размещаются в соответствующем буфере передачи, предназначенного для адресуемого порта назначения.

Ресивер еще маршрутизирует (направляет) сервисные пакеты в сервисную логику чипа.Как только в приемном модуле освобождается место для приема новых данных,он информирует об этом модуль передатчика

Передающий порт подсчитывает квинты для того чтобы отслеживать и знать о количестве порций данных, которые ему могут быть еще посланы. Прием данных осуществляется из канала в соответствии с протоколом интерфейса STI. Данные принимаются из интерфейса побайтно, с частотой в два раза больше чем внутренняя частота синхронизация работы чипа.

F_SIT=150 мгц; F_чипа=75 мгц

Т.е. за каждый период синхронизации чипа из канала приходит 2 байта, которые передаются внутренней логике чипа.

Как только данные приняты в ресивер, они контролируются, на достоверность для этой цели они сопровождаются при передачи в канал корректирующем кодом (EDC). Реакция при обнаружении ошибок может быть при переполнении порогового значения, установленного программным обеспечением или при обнаружении 1-ой ошибки.

Дополнительно при передаче данных внутри чипа свитча формируется контрольный бит паритета. Бит формируется в ресивере и проверяется при приеме из очереди в логику передающего порта чипа свитча. Данные читаются из STI интерфейса и записываются в 64 ячейки FIFO с разрядностью каждый в два байта (16 разряд.). Размер области (адресного пространства) определяется вычислением максимального значения внешних запросов на прием данных в любой момент времени.

Общее число квитов (размер памяти) должно быть больше, чем требуемое для поддержания в канале максимальной пропускной способности. Учитывая суммы входных линий связи и их длину, и частоту синхронизации в канале и протокол квитирования, поддерживающиеся с обеих сторон канала, оптимальное значение, размер буфера (количество квитов) 47, но с учетом длины кабеля область памяти была выбрана 64 ячейки. В этом случае канал может получить до 2-ух порций данных в ошибочном канале без потери данных, когда 3-ия порция будет получена, FIFO будет переполнен.

Дата добавления: 2014-01-03