Стековая адресация. Во всех современных процессорах аппаратно поддерживается стек, т.е

Во всех современных процессорах аппаратно поддерживается стек, т.е. область оперативной памяти, предназначенная для временного хранения любой информации. Рассмотрим безадресное кодирование команд при стековой организации памяти.

Обращение к ячейкам такой памяти производится последовательно с помощью специального указателя стека (УС), определяющего рабочую в данный момент ячейку. Каждая ячейка снабжена тэгом – специальным признаком хранимой информации. Такая ЭВМ имеет структуру, представленную на рис.9.6. В ее состав помимо АЛУ входят два специальных буферных регистра РР1 и РР2. Здесь значение тэгов следующее: Op – в данной ячейке хранится операнд, C – признак наличия в ячейке кода операции.

Рис. 9.7 Схема выполнения операции в ЭВМ с безадресной системой команд

Рассмотрим работу такой ЭВМ на примере вычисления выражения ((a + b) * c - d) / e.

На первых двух тактах работы из памяти извлекаются операнды a и b и помещаются в рабочие регистры РР1 и РР2. Считав следующую ячейку стековой памяти, устройство управления по ее тэгу определяет, что данная информация представляет собой код операции. Этот код направляется в АЛУ, где и проводится сложение хранящихся в регистрах операндов с записью результата в один из рабочих регистров. Так как в следующей ячейке хранится операнд, то он направляется в РР, свободный от записанного результата. После этого производится выполнение следующей операции и так далее.

Для стека характерны две операции: «PUSH - втолкнуть» и «POP - извлечь» при этом поддерживается известная процедура «Last In – First Out» - последним пришел, первым ушел. Пример стековой операции:

Push ecx – включить в стек содержимое регистра ecx

Pop [esi] – извлечь из стека в ячейку памяти

Выводы

Регистровая модель процессора является базой углубленного изучения его принципов функционирования и начального знакомства с ассемблером. Гибкие режимы адресации позволяют программистам использовать многочисленные и мощные ресурсы процессора.

Лекция 10. Архитектура RISC-процессоров

В этой лекции рассматриваются основные черты RISC-процессоров и характеристики современных RISC-процессоров на примере Alpha 21264 и PA-8000, основные направления развития и области применения RISC-процессоров, а также анализируются черты RISC-архитектуры в семействе IA-32.

Цель: познакомить учащихся с историей появления процессоров RISC-архитектуры, с основными чертами RISC-процессоров, с характеристиками современных RISC-процессоров, сформировать умения выделять черты RISC-архитектуры в современных процессорах IA-32.

Дата добавления: 2014-01-06