Intel Smart Memory Access

Intel Advanced Smart Cache

Поскольку микроархитектура Core изначально проектируется в двухъ-ядерном варианте, разработчики получили возможность оптимизировать от­дельные функциональные блоки будущих процессоров с учётом их этой осо­бенности. Так, в отличие от доступных в настоящее время CPU для настоль­ных компьютеров, процессоры с микроархитектурой Core получили разде­ляемый между вычислительными ядрами L2 кеш. Алгоритмы работы этой кеш-памяти во многом подобны тем механизмам, которые реализованы в на­стоящее время в двухъядерных мобильных процессорах Intel Core Duo.

Плюсов такого подхода к реализации кеш-памяти видится несколько. о-первых, у процессора появляется возможность гибко регулировать раз­меры областей кеша, используемых каждым из ядер. Иными словами, доступ ко всему объёму L2 кеша может получить любое из ядер процессора с мик­роархитектурой Core. Это, в частности, значит и то, что когда одно из ядер бездействует, второе получает в своё полное распоряжение весь объём кеш-памяти. Если же одновременно работают два процессорных ядра, то кеш де­лится между ними пропорционально, в зависимости от частоты обращений каждого ядра к оперативной памяти. Более того, если оба ядра работают синхронно с одними и теми же данными, то хранятся они в общем L2 кеше только однократно. То есть, разделяемый интеллектуальный L2 кеш процес­соров с микроархитектурой Core гораздо более эффективен и, даже можно сказать, более вместителен, чем два отдельных кеша, разделённых между яд­рами.

Кроме того, посредством управляющей логики, предусмотренной в процессорах с микроархитектурой Core, становиться возможным более про­стой обмен данными и между кеш-памятью первого уровня каждого из ядер через общий L2 кеш, что в итоге даст возможность гораздо более результа­тивного взаимодействия ядер при совместной работе над одной задачей.

Технологии, объединенные под этим собирательным названием, на­правлены на уменьшение задержек, которые могут возникнуть при доступе процессора к обрабатываемым данным. Очевидно, что для этой цели как нельзя лучше подходит предварительная выборка данных из памяти в обла­дающие гораздо более низкой латентностью L1 и L2 кеши процессора. Надо сказать, что алгоритмы предварительной выборки данных эксплуатируются в процессорах Intel достаточно давно. Однако с выходом микроархитектуры Core соответствующий функциональный узел будет усовершенствован.

Микроархитектура Core предполагает реализацию в процессоре шести независимых блоков предварительной выборки данных. Два блока нагружа­ются задачей предварительной выборки данных из памяти в общий L2 кеш, ещё по два блока работают с кешами первого уровня каждого из ядер CPU. Каждый из этих блоков независимо друг от друга отслеживает закономерные обращения (потоковые, либо с постоянным шагом внутри массива) исполни­тельных устройств к данным. Базируясь на собранной статистике, блоки предварительной выборки стремятся подгружать данные из памяти в процес­сорный кеш ещё до того, как к ним последует обращение.

Также, L1 кеш каждого из ядер процессоров, построенных на базе Intel Core Microarchitecture, имеет по одному блоку предварительной выборки ин­струкций, работающий по аналогичному принципу.

Кроме улучшенной предварительной выборки данных, Intel Smart Access предполагает ещё одну интересную технологию, названную memory disambiguation (устранение противоречий в памяти). Данная технология на­правлена на повышение эффективности работы алгоритмов внеочередного исполнения инструкций, осуществляющих чтение и запись данных в памяти. Дело в том, что в современных процессорах, осуществляющих внеочередное исполнение команд, не допускается выполнение команды чтения до того, как не будут завершены все инструкции сохранения данных. Объясняется это тем, что планировщик заранее не обладает информацией о зависимости за­гружаемых и сохраняемых данных.

Однако достаточно часто последовательные инструкции сохранения и загрузки данных из памяти не имеют между собой никакой взаимной зави­симости. Поэтому, отсутствие возможности изменения порядка их выполне­ния зачастую снижает загрузку исполнительных устройств и эффективность работы CPU в целом. Для решения этой проблемы и предусматривается но­вая технология memory disambiguation. Она предусматривает специальные алгоритмы, позволяющие с достаточно высокой вероятностью устанавливать зависимость последовательных команд сохранения и загрузки данных, и даёт возможность, таким образом, применять внеочередное выполнение инструк­ций к этим командам.

Дата добавления: 2014-01-06