Следующий шаг - Power 5

Архитектура следующего представителя этой линейки - процессора Power 5, построена на принципах, примененных в Power 4. Два процессорных ядра на одном кристалле имеют раздельный кэш L1 для данных и инструкций и общий кэш L2. Кеш память второго уровня выполнена в виде трех отдельных блоков, у каждого из которых есть свой контроллер. Ядра могут обращаться независимо друг от друга к любому из трех контроллеров.

Ряд важных нововведений начинается с того, что хотя кэш L3 и располагается вне кристалла, он напрямую связан с кэш уровня L2, что снижает задержки при работе с кэш - памятью и улучшает масштабируемость. Система на базе Power 5 может включать до 64 процессорных конфигураций. В микропроцессоре Power 5 IBM впервые реализовала технологию микроразделов (Micro-Partitioning), позволившую представить каждый физический процессор как несколько (до 10) логических. Micro-Partitioning также предусматривает единую консоль для управления системами любых типов и широкий набор системных сервисов для управления рабочими нагрузками и перераспределения ресурсов, что дает возможность выполнить больший объем работы.

Разработчики интегрировали в кристалл процессора Power 5 не только два процессорных ядра, но и элементы управления памятью и заданиями, ранее реализовавшиеся на внешних элементах. Встроенный в процессор контроллер памяти используется и в технологиях, представленных AMD (Athlon 64 и Opteron). Недостаток такой системы — необходимость заменять процессор для перехода на системную плату с новым типом памяти.

Многопоточность в Power 4 реализуется на аппаратном уровне: каждое из двух ядер выполняет свой поток команд, при задержке выполнения одного потока ресурсы обслуживающего его ядра нельзя передать другому потоку. В Power 5 эта задача решена с помощью многопоточной технологии (SMT).

Одновременная многопоточность SMT, при которой процессорное ядро может запрограммировать порядок параллельного выполнения команд из нескольких потоков, впервые появилась только в Power 5. Как известно, технология SMT позволяет системе динамически подстраиваться - если возникает длительная задержка при выполнении команды одного потока (треда), то все исполнительные блоки временно передаются другому потоку. Теоретически SMT можно реализовать не только для двух, но и для большего числа потоков, однако, это слишком усложнит механизм многопоточности, но не даст серьезного выигрыша в производительности.

В Power 5 каждое процессорное ядро может одновременно обрабатывать два потока команд, т. е. работает как два логических процессора, а сам кристалл - как четыре логических процессора. Команды обоих потоков извлекаются из одной и той же кэш-памяти команд 1-го уровня и вместе загружаются в исполнительные блоки. Теоретически оба потока команд после считывания из кэш-памяти команд должны проходить через конвейер и использовать ресурсы физического процессора без конфликтов между потоками. В этом случае применение SMT удваивает производительность процессора. Однако если между потоками возникнет конфликт из-за ресурсов процессора, то одному из них придется ждать, и прирост производительности оказывается меньше 100%.

SMT организует выполнение команд из потоков следующим образом. Несколько команд из каждого потока можно загрузить в набор конвейеров в течение каждого такта, причем любые пять команд из обоих потоков, представляющие до двух операций загрузки и сохранения, двух операций двоичной арифметики, двух операций с плавающей точкой и ветвление, допустимо загрузить в один конвейер в течение одного такта. За один такт по стадиям конвейера проходит только одна команда из одного из потоков. Физический процессор определяет порядок выполнения команд на основе набора правил с учетом зависимости операндов, времени ожидания обработки команд и необходимости внеочередного выполнения некоторых команд.

Каждый физический процессор содержит кэш-память данных и команд 1-го уровня, которые совместно используются обоими логическими процессорами. Как говорилось выше, кэш-память 2-го уровня у физических процессоров (ядер) Power 5 общая, поэтому она совместно используется четырьмя потоками команд. Для улучшения производительности SMT при выполнении различных приложений в POWER5 реализованы динамическая балансировка ресурсов и подстраиваемый приоритет потоков.

Распределение приоритетов выполнения вычислительных потоков происходит на аппаратном уровне. Микропроцессор поддерживает восемь уровней приоритета (от седьмого, соответствующего наивысшему приоритету потока, до нулевого). Потоку с более высоким приоритетом предоставляется большая часть ресурсов. Когда приложению требуется использовать всю полосу пропускания для обмена данными с памятью, процессор автоматически переходит в однопоточный режим.

Очевидно, что применение SMT позволяет каждому ядру выполнять больше команд за такт, вследствие чего увеличивается и энергопотребление.

Решение этой проблемы обеспечивают два механизма:

 при низком приоритете обоих потоков (0 или 1) включается встроенная технология энергосбережения;

 возможно временное отключение тех компонентов процессора, которые не потребуются во время следующих тактов.

В результате, при одинаковых затратах энергии, Power 5 выполняет на 50% больше инструкций, чем Power 4.

Технология сверхплотной компоновки, особенность которой заключается в применении общей оперативной памяти и межузловых соединений с большой пропускной способностью, позволяет реализовать высокоскоростные соединения между восемью процессорами Power 5. Четыре кристалла Power 5 с четырьмя кристаллами кэш - памяти L3 упаковываются в многокристальный модуль Multichip Module (MCM) размерами 95*95 мм. Так как Power 5 нацелен на работу с системами хранения данных нового поколения, то поддерживается адресация хранилища данных емкостью до 96 Пентабайт! Отметим также, что Power 5 обратно совместим с Power 4 на уровне программного обеспечения.

5.3. Power 5+

Следующим шагом для IBM стал Power 5+ (рис. 8), представляющий собой так называемый "сервер-на-кристалле". Он содержит два процессора, поддерживающих SMT-технологию, высокопроизводительный системный коммутатор, встроенную кэш- память объемом до 72 Мбайт, интерфейс ввода-вывода. Пиковая пропускная способность шины процессор—память составляет 42,6 Гбайт/с. Серверы, оснащенные микропроцессорами Power 5+, сконструированы с учетом требований к вычислительным системам малого и среднего бизнеса, они учитывают ограниченность ресурсов, характерную для многих таких компаний.

Рис.8. Схема процессора Power 5+

У них есть удобный программный инструментарий, и они обладают возможностью "внутреннего масштабирования" за счет реализации технологий виртуализации Micro-Partitioning. Использование логических разделов позволяет создавать ИТ-системы уменьшенных размеров и повышенной производительности.

Дата добавления: 2014-01-07