Накопичуючі однорозрядні суматори

Накопичуючим однорозрядним суматором називають схему з пам’яттю, здійснюючу арифметичне додавання цифр доданків a_i і b_i та переносу c_i при подаванні їх на суматор послідовно за часом, незалежно від того, яким кодом (послідовним чи паралельним) представлені доданки A і B, а також запам’ятовуючу результат додавання. Такі суматори будують, використовуючи Т-тригери. Приклад схеми однорозрядного накопичуючого суматора показаний на мал.16.3.

ДП & a_i 1 S T & 1 b_i Т TT c_i R 2 c_i+1 R 1 & Уст. 0 s_i Мал.16.3. Однорозрядний накопичуючий суматор.  

Тут на тригері 1 спочатку (після послідовного надходження a_i та b_i формується сума q_i = a_i b_i a_i b_i, а потім s_i = q_i c_i q_ic_i. Перенос при додаванні a_i і b_i формується елементом І та запам’ятовується тригером 2 до подавання зовнішнього сигналу дозволу переносу (ДП), синхронного з сигналом c_i (відміна між c_i та ДП у тому, що коли ДП = 1, z_i може дорівнювати або 0, або 1). Перенос при додаванні q_i та z_i формується елементом І-АБО. Час підсумовування на такому суматорі дорівнює трьом тактам. Вхід a_i може бути відсутнім. При цьому цифри доданків надходять послідовно на вхід b_i.

У комбінаційно-накопичуючому суматорі (мал.16.4) сигнал переносу c_i+1 формується за МДНФ цієї функції, а сума s_i - на Т-тригері. На вхід цього тригера подають сформований комбінаційною схемою сигнал, що дорівнює сумі за mod 2 b_i та c_i. Час підсумовування тут складає два такти.

& 1 a_i S TT c_i & 1 & c_i+1 T b_i c_i & &   c_i

Мал.16.4. Комбінаційно-накопичуючий суматор.

Арифметико-логічні пристрої

Арифметико-логічним пристроєм (АЛП) називається функціональний блок, виконуючий фіксований набір арифметичних і логічних операцій над двома багаторозрядними операндами. АЛП є основним блоком операційних пристроїв більшості сучасних цифрових систем.

Набір операцій, виконуваних АЛП, визначається залежно від області його використання. Звичайно АЛП виконує повний набір логічних функцій двох змінних або його частину, що складається з функцій, які найчастіше використовуються. До них відносяться кон’юнкція, диз’юнкція, інверсія, виключаюче АБО і інш. До складу арифметичних операцій обов’язково входять додавання і віднімання. У вигляді окремих мікросхем або у складі ВІС випускаються секції АЛП, виконуючі операції над 2-, 4-, 8-, 16-розрядними операндами. Для обробки операндів більшої розрядності паралельно вмикаються декілька секцій АЛП, входи с₀ і виходи с_n переносу яких можуть з’єднуватися послідовно (послідовний перенос), як у суматорах. Для підвищення швидкодії переноси с_n між секціями АЛП можна отримати за допомогою розглянутих раніше формувачів переносу. При цьому багаторозрядні АЛП мають структуру, аналогічну структурі суматорів з прискореним переносом. Вибір операції для виконання у АЛП визначається комбінацією сигналів на керуючих входах S₀, S₁, …, S_m-1, кількість яких m = log₂N, де N – кількість операцій.

Для прикладу у табл.16.1 наведений типовий набір з 16 логічних і 16 арифметичних операцій над операндами А і В, що виконується серійними мікросхемами АЛП. При виконанні арифметичних операцій враховується значення переносу с₀, надходячого у молодший розряд АЛП. Тип операції (логічна чи арифметична) задається значенням керуючого сигналу S₀. Інші керуючі сигнали (S₁ - S₄) визначають вибір однієї з 16 можливих операцій. У набір арифметичних операцій серед інших входять перевід операнда А у додатковий код (операція F³_а при с₀ = 0) і подвоєння – множення операнда А на два, або зсув А на один розряд ліворуч (операція F¹⁵_а при с₀ = 0). Таким чином, при використанні таких АЛП досить просто реалізуються практично будь-які арифметичні і логічні перетворення інформації.

Таблиця 16.1

S4	S3	S2	S1	Логічні опе-рації (S0 = 1)	Арифметичні операції (S0 = 0)	g^’i	p^’i
				F^0л = 0	F^0а = 1 + c0
				F^1л = АВ	F^1а = (АВ) + 1 + c0	АВ
0				F^2л = АВ	F^2а = (АВ) + 1 + c0	АВ
				F^3л = А	F^3а = (АВ) + 1 + c0	А
0				F^4л = АВ	F^4а = (А В) + c0		А В
1				F^5л = В	F^5а = (А В) + АВ + c0	АВ	А В
0				F^6л = А В	F^6а = А + В + c0	АВ	А В
1				F^7л = А В	F^7а = (А В) + А + c0	А	А В
0				F^8л = А В	F^8а = (А В) + c0		А В
1				F^9л = А ~ В	F^9а = А + В + c0	АВ	А В
0				F^10л = В	F^10а = (А В) + АВ + c0	АВ	А В
1				F^11л = А В	F^11а = (А В) + А + c0	А	А В
0				F^12л = А	F^12а = А + c0		А
1				F^13л = А В	F^13а = А + АВ + c0	АВ	А
0				F^14л = АВ	F^14а = А + АВ + c0	АВ	А
				F^15л = 1	F^15а = А + А + c0	А	А

З метою спрощення АЛП арифметичні операції F_а реалізуються на базі логічних функцій F_л згідно з виразом F_аі = F_лі ~ c_і = F_лі c_і, де F_аі = f(а_і, b_і, с_і), F_лі = f(а_і, b_і) – арифметичні і логічні функції, що виконуються над і-ми розрядами; c_і - арифметичний перенос з попереднього розряду. Оскільки найчастіше виконуваною операцією є додавання, структура АЛП проектується таким чином, щоб реалізувати цю операцію з найбільшою швидкодією при мінімальній кількості логічних елементів. Тому у АЛП використовуються прискорені методи формування переносу, для чого у кожному розряді утворюються допоміжні функції g^’_i, p^’_i, що при додаванні визначаються виразом - g^’_i = g_i, p^’_i = p_i, а при інших операціях мають вигляд, показаний у табл.16.1.

Загальна структура АЛП показана на мал.16.5 та 16.6, де зображено варіанти структури АЛП з паралельним (мал.16.5) та послідовним (мал.16.6) формуванням допоміжних та логічних функцій. Для кожного розряду є схеми формування логічних функцій (СФЛФ) і допоміжних функцій (СФДФ). Схема формування переносу (СФП) при виконанні арифметичних операцій (S₀ = 0) забезпечує прискорене утворення переносу с_i для усіх розрядів АЛП. При виконанні логічних операцій (S₀ = 1) усі переноси с_i = 0. Тому можна утворити логічні функції F_лі з g^’_i, p^’_i згідно з виразом

F_лі = g^’_i p^’_i = g^’_i ~ p^’_i = g^’_i p^’_i = g^’_i p^’_i,

S₀S₁…S_m-1   a_n-1 F_аn-1 b_n-1   а_і F_аі b_і       F_а0 a₀ b₀   c_n   c₀ Мал.16.5. Структура АЛП з паралельним формуванням логічних і допоміжних функцій.

І формувати логічні функції, використовуючи допоміжні. При цьому структура АЛП спрощується і має вигляд, показаний на мал.16.6, де СФЛФ може реалізувати функцію Виключаюче АБО чи Заборону.

АЛП, що мають робочі регістри (РР) для зберігання надходячих для обробки операндів, називаються регістровими АЛП (мал.16.7). При проведенні обчислень результат попередньої операції часто є операндом для наступної. Тому у багатьох випадках один з РР використовується для накопичення результатів операцій АЛП і називається акумулятором (А). На мал.16.7 штриховими лініями показано вмикання одного з РР як акумулятора. При цьому на вході акумулятора вмикають багаторозрядний мультиплексор “з 2 у 1”, що залежно від керуючого сигналу пропускає число, надходяче із зовнішнього входу А чи виходу АЛП.

S₀S₁…S_m-1

S і   СФДФ

a_n-1 F_аn-1

і   СФЛФ

b_n-1

=1

а_і F_аі

b_і

F_а0

  СФП

a₀

b₀

c_n

c₀

Мал.16.6 Структура АЛП з послідовним формуванням

логічних і допоміжних функцій.

  A B   Q₁ Q₂   c_n c₀   Q₃ F     Q₄     F^’ Мал.16.7. Структура регістрового АЛП.

Крім арифметичних і логічних операцій АЛП часто виконує зсув двійкових чисел ліворуч або праворуч. Для реалізації зсувів звичайно застосовують зсовувач-мультиплексор (ЗС), що вмикається на виході АЛП (мал.16.7) або на вході акумулятора. При надходженні зовнішніх керуючих сигналів ЗС здійснює зсув результату операції або операнду ліворуч чи праворуч на один розряд. Зсув на декілька розрядів можна виконати послідовно за декілька тактів (мікрооперацій зсуву). Керування функціями, що виконуються, здійснюється за допомогою сигналів S₁ – S₄, надходячих від пристрою керування.

Дата добавления: 2014-01-13