Среда проектирования аналоговых устройств

Проблемы схемотехнического моделирования КМОП СБИС

Задачи схемотехнического моделирования СБИС

Целью применения средств автоматизации является сокращение срока выхода на рынок и снижение стоимости проектирования СБИС. Жесткая конкуренция фактически не оставляет времени на исправление ошибок, допущенных на стадии проектирования и выявленных после изготовления кристаллов.

Кроме того, переход к субмикронным технологиям увеличивает цену устранения ошибки, поскольку возрастает стоимость изготовления пробной партии ИС. Цена одной ошибки в типовых современных проектах составляет около 1 миллиона долларов. С другой стороны, в потребительской электронике новые разработки становятся старыми в считанные месяцы. Поэтому кратчайшие сроки выполнения проектов очень важны для завоевания рынка и сохранения позиций на нем.

Для получения конкурентных преимуществ выполняется также оптимизация проекта на схемотехническом уровне по критериям быстродействия, потребляемой мощности, надежности, параметрического выхода годных. С расширением рынка телекоммуникационной электроники к этим критериям добавились частота, фаза, уровень шума, искажения.

Значительное влияние на выход годных кристаллов при существенно субмикронных технологиях (менее 0,35 мкм) оказывает технологический разброс параметров элементов схемы, приводящий к так называемому параметрическому браку. Параметрический брак в настоящее время превышает долю брака, возникающего по причине дефектов кремниевых пластин. Моделирование с учетом статистического разброса параметров элементов позволяет спроектировать СБИС с максимальным процентом выхода годных кристаллов.

Размеры элементов СБИС приблизились к фундаментальным физическим пределам и поведение элементов цифровых цепей стало аналоговым. В цифровых СБИС стали существенными перекрестные помехи, индуктивность и сопротивление шин питания, земли и межсоединений, взаимные индуктивности, электромиграция атомов, паразитное потребление мощности в статическом режиме.

При технологии 0,25 мкм только 20% задержек в БИС определяются затворами МОП-транзисторов, а 80% - межсоединениями. Для технологии 0,18 мкм задержка даже в медных линиях связи сравнялась с задержкой в вентилях. Индуктивные паразитные связи потребовали экранирования линий передачи на кристалле. В связи с уменьшением напряжения питания СБИС до 1,2 В увеличилась относительная величина выбросов на шинах питания и земли. Таким образом, возросло общее число параметров электрической схемы, технологический разброс которых может вывести СБИС за границу технологического допуска. Поэтому при проектировании СБИС уже нельзя обойтись только логическим моделированием, появилась необходимость моделирования всей СБИС целиком на предельно детальном схемотехническом уровне, с учетом всех паразитных элементов.

Если раньше основные затраты приходились на стадию верификации проекта, то теперь резко возросли затраты на стадии размещения элементов, поскольку критерии размещения с учетом паразитных связей существенно усложнили этот процесс и он стал зависеть от результатов схемотехнической верификации СБИС. То есть с переходом в субмикронную область повысилась актуальность схемотехнического моделирования при проектировании топологии СБИС.

Многообразие задач проектирования и невозможность создания единого средства их решения породили целый спектр систем схемотехнического моделирования (рис.1.1). Общая закономерность в их характеристиках состоит в том, что с ростом быстродействия программы или предельного размера моделируемой цепи уменьшается точность и достоверность полученного результата. Несколько необычным на рис.1.1 является указание тестового кристалла в одном ряду со средствами моделирования, однако нужно учесть, что моделирование на компьютере является лишь разновидностью моделирования в широком смысле этого понятия, которое включает в себя также и физическое моделирование. При физическом моделировании соответственные величины натуры и модели имеют одинаковую физическую природу. Поэтому транзисторы и электрические цепи, расположенные на тестовом кристалле, можно рассматривать как физические модели фрагментов будущей СБИС.

Рис.1.1. Соотношение возможностей и областей применения
средств моделирования на транзисторном уровне

Причем место тестового кристалла в начале координат связано с тем, что он является предельно точной моделью и используется в системах моделирования в качестве эталона, для «калибровки кремнием» средств моделирования. С другой стороны, тестовый кристалл является и самой быстродействующей моделью.

Максимальной точностью и достоверностью обладают классические программы схемотехнического моделирования (SPICE-подобные программы), которые основаны на машинном составлении системы обыкновенных дифференциальных уравнений электрической цепи и их решении без применения упрощающих предположений. В них используются численные методы Рунге - Кутта или метод Гира для интегрирования системы дифференциальных уравнений, метод Ньютона-Рафсона для линеаризации системы нелинейных алгебраических уравнений и метод Гаусса или LU-разложение для решения системы линейных алгебраических уравнений. Модификации этих методов направлены на улучшение сходимости или вычислительной эффективности без упрощения исходной задачи. Современные программы классического схемотехнического моделирования позволяют анализировать электрические цепи, содержащие до 50 тыс. транзисторов при использовании типовых рабочих станций проектирования СБИС.

Преодоление полупроводниковой технологией 0,18 мкм барьера привело к тому, что поведение чисто цифровых схем стало аналоговым и появилась потребность в применении Spice-подобных программ для моделирования цепей, состоящих из миллионов и десятков миллионов транзисторов.

Источником успехов полупроводниковой промышленности в первую очередь является сфера проектирования полупроводниковых изделий. Крупнейшая фабрика проектирования СБИС - Силиконовая Долина (США, Калифорния) не имеет на своей территории полупроводниковых заводов, занимаясь исключительно наукоемкими разработками и проектированием. Относительно новым явлением в полупроводниковой промышленности стало появление в начале 1990-х годов полупроводниковых компаний, не имеющих собственных полупроводниковых заводов (Fabless companies), которые обеспечивают полный бизнес-цикл изделия от идеи до продажи, исключая только изготовление кристаллов, которое выполняется по контракту с кремниевыми мастерскими. Отсутствие собственных заводов позволяет компании сосредоточить усилия на проектировании и новых разработках.

Два последних десятилетия на рынке полупроводниковой электроники доминирующее положение занимает КМОП-технология. Успешное применение КМОП-технологии для построения аналоговых, в том числе радиочастотных СБИС позволило объединить на одном кристалле разнородные функции, которые ранее выполнялись различными ИС, расположенными на печатной плате.

При проектировании КМОП СБИС используется функционально-логическое, схемотехническое и физико-технологическое моделирование. На протяжении двух последних десятилетий возможности моделирования постоянно отставали от темпов бурного развития технологии и растущих потребностей полупроводниковой промышленности. Так, уменьшение характерных размеров элементов СБИС на каждые 0,1 микрона приводит к появлению новых физических эффектов в МОП-транзисторах, для учета которых необходимо создавать новые компонентные модели. Появление новых моделей порождает новые проблемы верификации, достоверности, точности, стандартизации, обучения. Для помощи в решении этих проблем созданы такие организации, как совет по компонентным (компактным) моделям (Compact Model Council - CMC), рабочая группа Американского национального института стандартов (NIST Working Group on Model Validation), подкомитет по моделированию при Ассоциации полупроводниковых компаний (FSA Modeling Subcommittee).

Наряду с проблемой достоверности существует проблема быстродействия средств моделирования, которая приводит к необходимости использовать предельно упрощенные модели транзисторов и приближенные методы моделирования электронных цепей. Используемые в настоящее время модели и методы рождены в результате борьбы противоречий между точностью и вычислительной эффективностью.

Одновременное увеличение количества транзисторов на кристалле и уменьшение их размеров (процессор Intel Pentium 4 содержит 42 млн транзисторов и выполнен по технологии 0,18 мкм) привели к тому, что поведение цифровых элементов стало аналоговым и при разработке даже цифровых СБИС уже нельзя обойтись только логическим моделированием. Требуется детальный схемотехнический анализ на электрическом уровне.

Традиционный подход к моделированию МОП-транзисторов основан на математическом моделировании с использованием элементарных алгебраических функций, обыкновенных дифференциальных уравнений и их решению численными методами. Для получения экономичной компонентной модели используют упрощающие допущения, которые неизбежно приводят к потере достоверности моделирования и возрастанию неопределенности в области ее допустимого применения. Неопределенность возрастает также при изменении технологического процесса изготовления СБИС. Трудоемким процессом становится верификация (обоснование достоверности) такой модели.

Проектирование СБИС обычно начинается с составления технического задания и формулирования технических требований на системном уровне. После проверки реализуемости технических требований выполняется функциональный синтез системы, определение функциональных взаимосвязей между ее регистрами или аналоговыми блоками. Проектирование на этом этапе выполняется так, чтобы обеспечить тестируемость изделия после его изготовления. Далее выполняется разработка электрических схем или логический синтез субблоков системы, их оптимизация, верификация и синтез топологии СБИС (размещение на кристалле и трассировка). Схемотехническое моделирование выполняется в два этапа: до проектирования топологии и после него. Второй этап выполняется с учетом паразитных элементов схемы, полученных автоматически, с помощью программ экстракции, поставляемых в комплекте с программами схемотехнического моделирования. В зависимости от сложности проекта циклы схемотехнического моделирования и проектирования топологии могут выполняться на разных уровнях иерархии проекта, чередуясь с этапами верификации топологии и коррекции электрической схемы. Схемотехническое моделирование выполняется с учетом технологического разброса параметров компонентов СБИС.

После выполнения последнего этапа верификации топологии изготавливается экспериментальный образец, который тщательно тестируется и при удовлетворительных результатах начинается серийное производство изделия.

В связи с переходом полупроводниковой технологии в нанометровую область (минимальные размеры элементов менее 0,18 мкм) появилось множество новых электрических эффектов, которые ранее наблюдались только в аналоговых схемах и которые не могут быть учтены средствами упрощенного временного анализа. Кроме того, бурный рост средств телекоммуникации, потребительской и автомобильной электроники, а также средств индустриальной автоматизации привел к тому, что уже в настоящее время 25% всех проектируемых систем на кристалле (SoC) являются аналого-цифровыми и их доля к 2006 году достигнет 70%. Логические схемы, память и аналоговые блоки, которые раньше располагались в отдельных микросхемах на печатной плате, теперь располагаются на одном кристалле. Верификация такой системы имеющимися средствами моделирования стала невозможной. По этой причине резко возросла актуальность точного схемотехнического (SPICE-подобного) моделирования, которое еще 5-10 лет назад использовалось исключительно для моделирования аналоговых цепей или небольших фрагментов цифровых БИС.

Лекция № 2. Среда проектирования аналоговых устройств. Маршрут моделирования
и проектирования аналоговых устройств Cadence IC

«Cadence» - система автоматизированного проектирования (САПР), которая позволяет в единственной программной оболочке проводить моделирование и разработку интегральных схем (ИС) в едином технологическом базисе.

Классические программы моделирования аналоговых электронных схем, такие как Spice, Spectre и другие, обеспечивают хорошую сходимость решения в большинстве случаев и гарантируют достаточную точность. Однако, постоянный рост сложности и объемов проектов БИС привел к увеличению размеров схем до десятков и сотен миллионов узлов. Как следствие, производительность классических программ моделирования, построенных на традиционном подходе составления и решения системы ОДУ с применением методов разреженных матриц, стала явно недостаточной для решения системы уравнений, описывающей всю схему.

Подходы, применявшиеся несколько лет назад, состоят в расчете фрагментов схем, базовых ячеек или в комбинированном применении логических и временных расчетов совместно с моделированием аналоговых фрагментов схем на уровне транзисторов. Широкое распространение нашло также макромоделирование.

В последние годы, интенсивно начали развиваться программы моделирования нового поколения, так называемые «быстрые симуляторы» [3-5]. Их применение дает качественный скачок в производительности. Появилась возможность моделировать БИС объемом в десятки и сотни миллионов узлов с точностью и требованиями к вычислительным ресурсам, близкими к традиционным программам моделирования (рис.2.1).

Рис.2.1. Возможности систем моделирования различных поколений

Решение, предлагаемое Cadence на данном сегменте рынка, - платформа Virtuoso и система FastSPICE Ultrasim. Наряду с известными системами моделирования, Ultrasim интегрирован в общую среду разработки Virtuoso и дает возможность быстро получить решение с приемлемой точностью при возрастании сложности проекта на несколько порядков.

Дата добавления: 2014-10-17