Сумматоры

Сумматоры – это класс КЦУ, выполняющих операцию арифметического сложения двух двоичных n -разрядных чисел. Сумматоры бывают полными и неполными. Неполный сумматор или полусумматор для случая одноразрядного устройства - это комбинационное устройство с двумя входами и двумя выходами, выполняющее операцию сложения двух одноразрядных чисел в соответствии с таблицей истинности 8.10, где А и В – входные одноразрядные числа, S_п/см. – выход суммы, а P_п/см. – выход переноса в старший разряд:

Таблица 8.10

Входы	Выходы
А	В	Sп/см.	Pп/см.

Записанные по таблице ФАЛ для переменных S_п/см. и P_п/см. имеют вид

,

.

Первое уравнение для S_п/см. обозначает операцию «Исключающее ИЛИ», а второе - для P_п/см. – операцию логической конъюнкции. Поскольку в большинстве серий микросхем имеются элементы «Исключающее ИЛИ», то схему полусумматора удобно синтезировать на основе именно этого элемента и элемента И (рис. 8.25, а).

Полный сумматор на примере одноразрядного устройсвта выполняет операцию арифметического сложения двух одноразрядных чисел A и B с учетом переноса из младшего разряда Р _-1. Он имеет три входа и два выхода. Работа полного одноразрядного сумматора задается таблицей истинности 8.11:

Таблица 8.11

Входы	Выходы
A	B	Р -1	S	P

СДНФ для переменных S и P одноразрядного полного сумматора после ряда тождественных преобразований следующие:

,

.

Выражение есть ни что иное, как значение выхода переноса полусумматора над величинами S_п/см. и Р _-1. Учитывая этот факт и анализируя полученные логические уравнения, можно сделать заключение о возможности реализации полного сумматора на основе двух полусумматоров и одного элемента ИЛИ. Схема полного одноразрядного сумматора представлена на рис. 8.25, б, а УГО одноразрядных полусумматора и сумматора соответственно на рис. 8.25, в и рис.8.25, г.

Рис.8.25. Схема функциональная одноразрядного полусумматора на элементах «исключающее ИЛИ» и конъюнкторе (а), полного одноразрядного сумматора на базе двух полусумматоров (б), УГО одноразрядных полусумматора (в) и полного сумматора (г).

Схему полного сумматора можно также реализовать и на вентилях элементарных функций в базисе И-ИЛИ-НЕ. Из таблицы истинности 8.11 полного одноразрядного сумматора очевидно, что на выходе суммы S формируется единица, а на выходе переноса Р – ноль при наличии единицы на одном из входах A, B или Р _-1. При наличии единиц на любых двух из трех входов полного сумматора, на выходе S будет ноль, а на выходе P – единица. При наличии на всех трех входах логических единиц, на обоих выходах сумматора присутствуют единицы. При нулях на всех трех входах выходы также принимают нулевые состояния. Структура, реализующая описанное правило и положенная в основу микросхем сумматоров 155 и 555 серий, приведена на рис. 8.26.

Рис. 8.26. Функциональная схема одноразрядного полного сумматора в базисе И-ИЛИ-НЕ.

При суммировании многоразрядных двоичных чисел с помощью одноразрядных сумматоров их соединяют в последовательные структуры, как это показано на рис.8.27. В этой схеме переносы передаются последовательно путем соединения выходов переносов одноразрядных сумматоров младших разрядов с входами переносов одноразрядных сумматоров старших разрядов. Вход переноса одноразрядного сумматора самого младшего разряда заземляется, что равносильно подаче на него логического нуля. Такой способ наращивания разрядности достаточно прост в схемной реализации, но при этом имеет существенный недостаток – низкое быстродействие. Общее время срабатывание схемы всего сумматора будет равно времени срабатывания одного сумматора, умноженного на количество разрядов. Таким образом, чтобы не считать ошибочный код, считывание информации с устройства возможно только по прошествии указанного времени.

Рис. 8.27. Схема функциональная сумматора с последовательной передачей переноса.

Существет способ организации структуры многоразрядного сумматора, в которой переносы во все разряды формируются одновременно с подачей входных кодов складываемых чисел. Т.е. переносы подаются на все входы одновременно или, иными словами, параллельно. Поэтому такая структура получила название сумматора с параллельным переносом.

Выражение для переноса в старший разряд одноразрядного полного сумматора можно преобразовать к следующему виду

Введем обозначения и , где g_i – функция переноса, h_i – функция передачи переноса. Тогда

.

В общем случае можно записать

,

где - перенос в самый младший разряд из предыдущего сумматора, если таковой предусмотрен в структуре цифрового устройства. В противном случае =0. Таким образом, сигнал p_i можно получить одновременно с появлением всех разрядов а_i и в_i на входах сумматора, не дожидаясь формирования переноса в отдельных разрядах полных одноразрядных сумматоров. В случае четырехразрядных чисел А и В можно записать

,

,

.

Для построения четырехразрядного сумматора с параллельным переносом необходимо полученные ФАЛ для p_i каждого разряда реализовать в каком-либо базисе, например И-НЕ. Далее выходные сигналы p_i с каждой части такой комбинационной схемы должны быть поданы на соответствующие входы Р _-1 полных одноразрядных сумматоров. Пример такой структуры приведен на рис. 8.28.

Рис. 8.28. Схема функциональная четырехразрядного сумматора с параллельным переносом.

Из рисунка видно, что даже для четырехразрядного сумматора требуется достаточно сложная комбинационная схема формирования переноса. Поэтому схемы сумматоров с параллельным переносом в интегральном исполнении реализуют обычно для сложения чисел с разрядностью не более четырех бит. При необходимости реализации быстродействующих сумматоров для сложения двоичных чисел большей разрядности используют два подхода. Первый заключается в использовании микросхем полных сумматоров с параллельным переносом в качестве базовых элементов и объединении их в общую последовательную структуру. Сумматоры, реализованные по такой структуре, называются сумматорами с цепным переносом. Подобная структура не может обладать максимальным быстродействием, но при этом является простой в схемотехнической реализации. Второй подход также основан на использовании набора микросхем сумматоров с параллельным переносом. Но их объединение в общую структуру основано на принципе параллельной передачи переноса. В этом случае требуется дополнительная комбинационная схема, реализующая параллельный перенос между параллельными сумматорами. Сумматоры с такой структурой называются параллельно-параллельными. Они имеют максимальное быстродействие, но их реализация требует дополнительных аппаратных затрат.

Сумматор является основой для многих схем выполнения арифметических операций над двоичными и двоично-десятичными кодами. Кроме собственно суммирования, сумматоры используются в перемножителях. Умножение в двоичном коде выполняется аналогично умножению десятичных чисел – столбиком. Приведем в качестве примера выполнение умножения столбиком двух трехразрядных двоичных чисел:

Из примера видно, что умножение реализуется операциями суммирования и сдвига. Существует несколько методов построения умножителей. Наиболее проста в схемотехнической реализации матричная организация перемножителя на базе сумматоров, показанная на рис.8.29. Эта схема иллюстрирует построение умножителяля трехразрядных положительных двоичных чисел. Для формирования произведения трехразрядных двоичных чисел требуется вычислить три частичных произведения. Обратите внимание, что в двоичной арифметике требуется выполнять умножение только на числа 0 и 1. Поскольку в одном разряде правила выполнения арифметического и логического умножений совпадают, то для формирования частичного произведения можно воспользоваться логическими элементами «2И».

Рис.8.29. Схема матричного перемножителя трехразрядных двоичных положительных чисел.

Для формирования частичного произведения, кроме операции умножения на один разряд, требуется осуществлять его сдвиг влево на число разрядов, соответствующее весу разряда множителя. Сдвиг можно осуществить простым соединением соответствующих разрядов частичных произведений к необходимым разрядам двоичных сумматоров. Первый сумматор суммирует первое и второе частные произведения. При этом самый младший разряд первого частного произведения согласно примеру не нуждается в суммировании. Поэтому он подаётся на выход умножителя непосредственно. А два остальных разряда первого частного произведения подаются на входы A первого сумматора со смещением вправо на один разряд. На свободный старший разряд входов A первого сумматора достаточно подать незначащий ноль (т.е. просто заземлить этот вход). Второе частное произведение подается на входы B первого сумматора без смещения. Точно таким же образом осуществляется суммирование третьего частного произведения. Отличие заключается только в том, что на старший разряд входов A второго сумматора подается сигнал переноса с выхода первого сумматора. Таким образом, сдвиг в схеме матричного перемножителя осуществляется за счет смещения на один разряд частных произведений и подачи их на входы сумматоров следующих разрядов с номерами, на единицу меньшими.

Дата добавления: 2015-05-09