Асинхронные и синхронные D-триггеры. DV-триггеры

D-триггеры — это электронные устройства с двумя устойчивыми выходными состояниями и одним информационным входом D.

Характеристическое уравнение триггера: Q_{n +1}= D_n. Оно означает, что логический сигнал Q_{n +1} повторяет значение сигнала, установленное на входе триггера в предшествующий момент времени.

В приведённой выше схеме D-триггера вследствие задержки распространения сигналов сигнал на выходе Q появляется с определённой задержкой, как показано на рисунке 47,б. Таким образом, в асинхронном D-триггере задержка определяется параметрами элементов схемы.

Условное графическое изображение асинхронного D-триггера приведено на рисунке 47,в.

Рисунок 47 Асинхронный D-триггер

Синхронный триггер – при наличии тактирующего входа C – при поступлении тактирующего импульса триггер изменяет состояние в зависимости от D.

Тактируемый D-триггер состоит из ЯП (ячейка памяти) и ЛУ (лог. устр-во) на двух логических элементах И-НЕ, как показано на рисунке 48,а. Триггер устанавливается в состояние Q_{n +1}= D_n только с приходом тактирующего импульса C=1, поэтому задержка тактируемого D-триггера определяется временем прихода тактового импульса. УГО тактируемого D-триггера приведено на рисунке 48,б.

Рисунок 48 Тактируемый D-триггер — а) и его УГО — б);

DV-триггер — в) и его УГО — г).

В схеме D-триггера часто параллельно входу C изготавливается ещё один вход V, как показано на рисунке 48,в. Такой триггер называется DV-триггером. При V=1 DV-триггер работает как обычный D-триггер, а при V=0 как бы защёлкивается и хранит ранее записанную информацию. Отсюда его второе название «триггер-защёлка», его УГО показано на рисунке 48,г.

Дата добавления: 2015-05-06